KR100306108B1 - 자리수올림선견회로 - Google Patents

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Abstract

정보처리장치의 논리회로에 일반적으로 적합한 고속이고 또한 저소비 전력인 논리회로에 관한 것으로서, 팬아웃수 및 팬인수가 작은 논리게이트를 사용하여 고속 동작화하기 위해서, 여러 비트의 가산수를 받는 여러개의 제1입력노드; 여러 비트의 피가산수를 받는 여러개의 제2입력노드; 제1신호를 받는 제3입력노드; 제1신호가 제1상태에 있는 경우에 여러 비트의 가산수와 여러 비트의 피가산수의 논리 연산에 의해 제1자리수올림 신호 후보를 출력하는 제1노드와 제1신호가 제2상태에 있는 경우에 여러 비트의 가산수와 여러 비트의 피가산수의 논리 연산에 의해 제2자리수올림 신호 후보를 출력하는 제2노드를 갖는 제1회로 및; 제1신호에 따라서 제1노드상의 신호와 제2노드상의 신호 중의 어느 1개를 선택하여 출력하는 출력선택회로를 갖는 제2회로를 포함하고, 제1회로는 여러 비트의 가산수와 여러 비트의 피가산수가 입력되는 여러개의 논리합 생성회로, 여러 비트의 가산수와 여러 비트의 피가산수가 입력되는 여러개의 논리곱 생성회로, 여러 비트의 가산수중의 제1비트 및 여러 비트의 피가산수중의 제1비트의 논리합 신호에 따라서 여러 비트의 가산수중의 제2비트와 여러 비트의 피가산수중의 제2비트의 논리합 신호와 여러 비트의 가산수중의 재2비트와 여러 비트의 피가산수중의 재2 비트의 논리곱 신호 중의 어느 1개를 선택하는 제1선택회로, 제1선택회로의 출력신호에 따라서 여러 비트의 가산수중의 제3비트와 여러 비트의 피가산수중의 제3비트의 논리합 신호와 여러 비트의 가산수중의 제3비트와 여러 비트의 피가산수중의 제3비트의 논리곱 신호 중의 어느 1개를 선택하는 제2선택회로, 여러 비트의 가산수중의 제1비트와 여러 비트의 피가산수중의 제1비트의 논리곱 신호에 따라서 여러 비트의 가산수중의 제2비트와 여러 비트의 피가산수중의 제2비트의 논리합 신호와 여러 비트의 가산수중의 제2비트와 여러 비트의 피가산수중의 제2비트의 논리곱 신호 중의 어느 1개를 선택하는 제3선택회로 및 제3선택회로의 출력에 따라서 여러 비트의 가산수중의 제3비트와 여러 비트의 피가산수중의 제3비트의 논리합 신호와 여러 비트의 가산수중의 제3비트와 여러 비트의 피가산수중의 제3비트의 논리곱 신호 중의 어느 1개를 선택하는 제4회로를 구비하는 구성으로 하였다.
이것에 의해, 논리를 구성하는 논리게이트의 팬아웃수와 팬인수를 종래의 논리회로에 비해 대폭으로 감소시킬 수 있고 또 회로를 구성하는 소자수도 대폭으로 감소시킬 수 있기 때문에, 고속이고 저소비 전력인 논리회로를 실현할 수 있다는 효과가 얻어진다.
[색인어]
자리수올림 선견회로, 자리수올림 생성회로, 입력노드, 논리합 생성회로, 논리곱 생성회로, 논리회로.

Description

자리수올림 선견 회로
본 발명은 정보처리장치의 논리회로에 일반적으로 적합한 고속이고 또한 저소비 전력인 논리회로에 관한 것이다.
본 발명에 관한 종래의 기술로서는 일본 문헌 “CMOS 초LSI의 설계”(바이 후칸(培風館), 1989, pp. 217∼220)에 기재된 회로를 예로 들 수 있다.
정보처리장치에 사용되고 있는 논리회로 중에서 가산기는 가장 기본적인 구성요소 중의 하나로서, 대부분의 경우에 있어서 정보처리장치의 동작속도에 지배적으로 작용하고 있다. 그 때문에, 가산기의 고속화가 요망되고 있다.
한편, 다비트 가산기의 성능은 자리수올림(캐리) 신호의 고속 전파성능에 크게 의존한다. 종래, 다비트 가산기의 자리수올림 전파속도를 고속화하는 방법으로서는 자리수올림 선견(Carry Look Ahead; CLA) 회로가 잘 알려져 있다. 제2도는 “CMOS 초LSI의 설계”(바이후칸(培風館), 1989, pp. 219)에 기재되어 있는 4비트 자리수올림 선견 회로를 논리도로 도시한 것이다. 여기서, Xi, Yj(i=0, 1, 2, 3)는 i비트째의 가산수와 피가산수이고, Ci(i=0, 1, 2, 3)는 i비트 째의 자리수올림 신호이다.
자리수올림 신호Ci는 다음과 같이 표시할 수 있다.
Ci=Gi+Pi*Ci-1
여기서, Gi는 자기자리(own figure)의 입력값에 의해 생성되는 자리수올림신호이고, Xj와 Yi의 논리곱으로 된다. 한편, Pi*Ci-1은 아래자리로부터의 자리수올림 신호에 의해 생성되는 자리수올림 신호이고, Pi는 Xi와 Yi의 배타적 논리합이다.
따라서, 제2도의 자리수올림 선견 회로에서는 하기의 자리수올림 신호를 생성한다.
C0=G0+P0*C-1
C1=G1+G0*P1+P0*P1*C-1
C2=G2+G1*P2+G0*P1*P2+P0*P1*P2*C-1
C3=G3+G2*P3+G1*P2*P3+G0*P1*P2*P3+P0*P1*P2*P3*C-1
그런데, 제2도에 도시한 종래기술에 의한 회로에서는 논리게이트의 팬인(fan-in)수 및 팬아웃(fan-out) 수가 많기 때문에, 충분한 고속화가 얻어지지 않는다는 문제점이 있다. 특히, 제2도의 회로에 있어서 논게이트(202), (203)의 팬아웃수는 6이고, 또 논리게이트(217), (224)의 팬인수는 5이다.
이와 같이, 팬아웃수 및 팬인수가 큰 논리게이트를 사용하고 있기 때문에, 종래의 자리수올림 선견 회로의 지연시간은 인버터 회로의 지연시간의 10배이상으로 되어 있다.
따라서, 본 발명의 목적은 팬아웃수 및 팬인수가 작은 논리게이트를 사용하여 고속 동작하는 논리회로를 제공하는 것이다.
제1도는 본 발명의 실시예에 의한 4비트 자리수올림 선견 회로의 논리도.
제2도는 종래의 4비트 자리수올림 선견 회로의 는리도.
제3도는 본 발명의 다른 실시예에 의한 4비트 자리수올림 선견 회로의 논리도.
제4도는 본 발명의 실시예의 논리회로를 구성하는 선택회로의 1실시예를 도시한 개략도.
제5도는 본 발명의 실시예의 논리회로를 구성하는 선택회로의 다른 1실시예를 도시한 개략도.
제6도는 본 발명의 또다른 실시예에 의한 16비트 자리수올림 선견 회로의 블럭도.
제7도는 본 발명의 실시예에 의한 16비트 자리수올림 선견 회로의 1단째 자리수올림 생성회로의 논리도.
제8도는 본 발명의 실시예에 의한 16비트 자리수올림 선견 회로의 2단째자리수올림 생성회로의 논리도.
제9도는 본 발명의 실시예에 의한 32비트 자리수올림 선견 회로의 블럭도.
제10도는 본 발명의 실시예에 의한 32비트 자리수올림 선견 회로의 2단째 상위비트 자리수올림 생성회로의 논리도.
제11도는 본 발명에 의한 논리회로를 구성하는 자리수올림 생성회로의 1실시예를 도시한 개략도.
제12도는 본 발명에 의한 논리회로를 구성하는 자리수올림 생성회로의 다른 1실시예를 도시한 개략도.
제13도는 본 발명에 의한 논리회로와 종래의 논리회로의 지연시간의 비교를 도시한 도면.
상기 목적을 달성하기 위해 본 발명의 1실시예에 의한 자리수올림 선견회로의 각 자리는 자기자리의 입력의 논리합을 생성하는 제1회로(101)∼(104); 상기 자기자리의 입력의 논리곱을 생성하는 제2회로(105)∼(108) 및; 아래자리로부터의 자리수올림 신호(C-1,C0,C1,C2)에 따라서 상기 제1회로(101)∼(104)의 출력과 상기 제2회로(105)∼(108)의 출력 중의 어느 1개를 선택하고, 이 선택된 출력을 자리수올림 신호로서 생성하는 선택회로(111)∼(114)에 의해서 구성되어 있는 것을 특징으로 한다(제1도참조).
이와 같이, 본 발명의 1실시예에 의한 자리수올림 선견 회로에서는 아래자리로부터의 자리수올림 신호에 의해 2개의 입력신호 중의 어느 1개를 선택하는 것에 의해 자리수올림 신호를 생성하기 때문에, 논리게이트의 팬아웃수 및 팬인수를 종래의 논리회로에 비해 대폭으로 감소시킬 수 있고 또한 회로를 구성하는 소자수도 대폭으로 감소시킬 수가 있다.
이하, 본 발명의 1실시예를 도면은 이용해서 상세하게 설명한다.
제1도는 본 발명의 실시예에 의한 4비트 자리수올림 선견 회로의 논리도이다. 제1도에 있어서 (101)∼(104)는 2입력 논리합(OR)회로이고, (105)∼(108)은 2입력 논리곱(AND)회로이고, (111)∼(114)는 2입력 선택회로이다.
제1도에는 2입력 선택회로(111)∼(114)를 제어하는 선택신호C-1-C2가 모두 “거짓(false, “0”)”인 경우에 선택되는 회로상태가 도시되어 있다. 또한, (121)∼(124)는 출력버퍼이다. 상기 출력버퍼(121)∼(124)는 자리수올림 출력신호 C0, C1, C2, C3의 부하가 가벼울 때에는 필요하지 않다. 또, X0-X3및 Y0-Y3은 각 자리의 입력신호이고, C0-C3은 각 자리의 자리수올림 신호이고, C-1은 아래자리로부터의 자리수올림 신호이다.
한편, 아래자리로부터의 자리수올림 신호가 “거짓”인 경우에는 X, Y 양쪽이 “1”일 때에 자리수올림 신호가 생성된다. 즉, X와 Y의 논리곱에 의해 자리수올림 신호를 구할 수가 있다.
또, 아래자리로부터의 자리수올림 신호가 “참(true, “1” )”인 경우에는 X, Y중의 어느 1개가 “1”일 때 또는 양쪽 모두 “1”일 때에 자리수올림 신호가 생성된다. 즉, X와 Y의 논리합에 의해 자리수올림 신호를 구할 수가 있다.
이 2개의 신호를 아래자리로부터의 자리수올림 신호에 의해 선택하고, 그 자리의 자리수올림 신호를 생성한다. 이것을 식으로 표시하면 다음과 같이된다.
Ci=Gi+Pi*Ci-1
Ci-1=0이면 Ci=Gi=Xi*Yi
Ci-1=1이면 Ci=Gi+Pi=Xi+Yi
이것을 반복하는 것에 의해 여러 비트의 각 자리의 자리수올림 신호를 생성한다.
즉, 제1도의 자리수올림 선견회로에서는 하기와 같은 동작이 실행되는 것이다. 즉, 아래자리로부터의 자리수올림 신호 C-1이 “참”인 경우에는 2입력선택회로(111)은 2입력 논리합 회로(101)의 출력 CHO을 선택하므로, X0+Y0의 자리수올림 신호 C0이 얻어지고, 아래자리로부터의 자리수올림 C-1이 “거짓”인 경우에는 2입력 선택회로(111)은 2입력 논리곱 회로(105)의 출력 CL0을 선택하므로, X0*Y0의 자리수올림 신호 C0이 얻어진다. 또, 자리수올림 신호C0이 “참”인 경우에는 2입력 선택회로(112)는 2입력 논리합 회로(102)의 출력 CH1을 선택하므로, X1+Y1의 자리수올림 신호C1이 얻어지고, 자리수올림 신호C0이 “거짓”인 경우에는 2입력 선택회로(112)는 2입력 논리곱 회로(106)의 출력 CL1을 선택하므로, X1*Y1의 자리수올림 신호 C1이 얻어진다. 다른 2입력 선택회로(113), (114)도 상기와 마찬가지로 각각 자리수올림 신호 C1, C2에 의해서 입력신호의 전환이 제어 되어 각각 자리수올림 신호 C2, C3을 출력하는 것이 가능하게 된다.
이 제1도의 회로구성에서 논리합 회로(101)~(104)와 논리곱 회로(105)~(108)의 각각의 팬아웃수는 1이고 2입력 1선택회로를 구성하는 선택회로(111)~(114)의 각각의 팬아웃수는 2이므로, 고속 동작이 가능하다.
제4도를 참조해서 MOS트렌지스터를 사용한 2입력 선택회로(111) ∼(114)의 1실시예를 설명한다. 제4도에 있어서 (401), (403)은 p-MOS트랜지스터이고, (402), (404)는 n-MOS트랜지스터이며, (405)는 인버터회로이다. C-1이 “참”일때에는 입력신호 CHO이 선택되고. C-1이 “거짓”일 때에는 입력신호 CLO이 선택되어 출력신호 CO으로서 출력된다. 이 선택회로와 CMOS 논리회로를 이용해서 제1도에 도시한 자리수올림 선견 회로를 구성하면, MOS트랜지스터의 개수는 64개로 된다. 한편, 제2도에 도시한 종래의 자리수올림 선견 회로를 CMOS 논리회로로 구성하면, 적어도 144개의 MOS트랜지스터가 필요하게 된다. 따라서, 본 실시예에 의한 논리회로의 구성 소자수를 종래 회로에 비해 절반으로 저감할 수가 있다.
제5도는 선택회로의 다른 1실시예를 개략적으로 도시한 도면이다. 제5도에 있어서 (501), (503), (505), (507)은 p-MOS 트랜지스터이고, (502), (504), (506), (508)은 n-MOS 트랜지스터이다. 선택회로의 입출력 신호의 각각은 상호 논리 부정의 관계에 있는 2개의 신호선에 의해 구성되고 제4도에 도시한 선택회로의 인버터회로를 필요로 하지 않기 때문에, 제5도의 선택회로는 고속 동작이 가능하다. 이 선택회로는 인버터회로의 약 1단(stage)에 대응하는 지연시간으로 선택동작을 실행할 수 있기 때문에, 제1도에 도시한 자리수올림 선견 회로의 지연시간은 인버터회로의 여러 단의 지연시간과 동일하게 되므로, 제2도에 도시한 종래의 논리회로의 절반과 동일한 지연시간으로 동작할 수 있다.
제1도의 논리회로를 구성하기 위해 제4도 및 제5도의 선택회로 중의 어느 1개를 사용한 경우에도 선택회로의 MOS트랜지스터가 2개 이상 직렬로 접속되지 않는 점이 본 실시예의 하나의 특징이다. 선택회로의 출력은 다음단의 선택입력신호로 되고, 다음단의 선택회로의 MOS트랜지스터의 게이트에 접속된다. 이때문에, MOS트랜지스터의 직렬 접속에 의해 발생하는 소오스-드레인간 전압의 저하가 없어 고속동작이 가능하다.
제13도는 본 발명에 의한 회로와 제2도에 도시한 종래 회로의 지연시간의 전원전압 의존성을 회로 시뮬레이션 의해 평가한 결과를 도시한 도면이다. 본 발명에 의한 논리회로에서는 소자의 미세화에 따라 전원전압이 저하해도 종래의 논리회로보다 고속동작이 가능하다.
제11도는 자리수올림 생성회로(105)∼(108)의 1실시예의 회로도이다. 제11도에 있어서 부정의(inverted) 신호에는 바표시가 부가되어 있다. 제11도의 회로에 있어서의 입출력의 긍정과 부정을 전환하는 것에 의해 자리수올림 생성회로(101)~(104)의 회로를 구성할 수 있다. 또, 제11도의 회로는 전원의 공급을 필요로 하지 않고, 따라서 저소비 전력의 논리회로를 구성할 수가 있다.
제12도는 자리수올림 생성회로(105)∼(108)의 다른 1실시예의 회로도이다. 제12도의 회로는 전원전압을 공급하는 것에 의해 고속으로 동작하는 논리회로를 구성할 수 있다.
제3도는 본 발명에 의한 4비트 자리수올림 선견 회로의 다른 1실시예를 도시한 도면이다. 자리수올림 신호의 출력부하가 큰 경우에는 본 실시예와 같이 각 비트마다 선택회로를 다단 접속하여 출력 부하에 의한 지연이 누적되지 않도록 구성하는 것에 의해서, 고속 동작을 실현한다. 또, 제3도의 회로가 제1도의 회로와 마찬가지로 자리수올림 신호 C0, C1, C2, C3을 생성하는 것은 용이하게 이해할 수 있다.
이상의 실시예에서는 4비트 자리수올림 선견 회로를 설명했지만, 본 발명에 의한 논리회로는 몇 비트로도 확장할 수 있다는 것은 명확하다.
제6도는 16비트 자리수올림 선견 회로의 더욱 바람직한(양호한) 실시예를 개략적으로 도시한 도면이다. 제6도에 있어서 (601)~(604)는 4비트 부분 자리수올림 생성회로이고, (605)는 4비트마다의 자리수올림 생성회로이다.
제7도는 제6도의 부분 자리수올림 생성회로(601) ∼ (604)의 논리도이고, 제8도는 제6도의 자리수올림 생성회로(605)의 논리도이다. 여기서, 자리수올림 선견회로를 2중으로 사용하기 있기 때문에, 4비트마다의 자리수올림 신호를 고속으로 생성한다. 즉, 제7도에 도시한 부분 자리수올림 생성회로에 의해 1개 전의 블럭으로부터의 자리수올림 신호가 “참”인 경우와 “거짓”인 경우의 2개의 자리수올림 신호를 각각 생성하고, 제8도에 도시한 자리수올림 생성회로에 의해 2개의 자리수올림 신호 중의 1개를 선택하고, 4비트마다의 자리수올림 신호를 생성한다.
이 때문에, 16비트째의 자리수올림 신호는 7단의 선택회로에 의해서 생성되고, 지연시간은 절반 이하로 단축된다.
제9도는 32비트의 자리수올림 선견 회로의 더욱 바람직한 실시예를 개략적으로 도시한 도면이다. 제9도에 있어서 (901)~(908)은 4비트 부분 자리수올림 생성회로이고, (911) 및 (912)는 4비트마다의 자리수올림 생성회로이다. 부분 자리수올림 생성회로(901)~(908)과 자리수올림 생성회로(911)은 제6도에 도시한 16비트의 자리수올림 선견 회로의 부분 자리수올림 생성회로(601)~(604) 및 자리수올림 생성회로(605)와 각각 동일한 것이다. 32비트 자리수올림 선견 회로의 특징은 상위비트 자리수올림 생성회로(912)에 있고, 그 논리도를 제10도에 개략적으로 도시한다. 2단째의 상위 16비트의 상위비트 자리수올림 생성회로는 하위 16비트로부터의 자리수올림 신호가 “참”인 경우와 “거짓”인 경우의 2개의 자리수올림 신호를 각각 생성하고, 그 2개의 자리수올림 신호중의 1개를 하위 16비트로부터의 자리수올림 신호에 의해 선택하는 것에 의해, 4비트 마다의 자리수올림 신호를 생성한다. 이 때문에, 32비트째의 자리수올림 신호는 8단의 선택회로에 의해 생성되므로 지연시간은 단축된다.
본 발명에 의하면, 논리를 구성하는 논리게이트의 팬아웃수와 팬인수를 종래의 논리회로에 비해 대폭으로 감소시킬 수 있다. 또, 회로를 구성하는 소자수도 대폭으로 감소시킬 수 있기 때문에, 고속이고 저소비 전력인 논리회로를 실현할 수가 있다.
이상, 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라서 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위내에서 여러 가지로 변경가능한 것은 물론이다.

Claims (4)

  1. 여러 비트의 가산수를 받는 여러개의 제1입력노드; 여러 비트의 피가산수를 받는 여러개의 제2입력노드; 제1신호를 받는 제3입력노드; 상기 제1신호가 제1상태에 있는 경우에 상기 여러 비트의 가산수와 상기 여러 비트의 피가산수의 논리 연산에 의해 제1자리수올림 신호 후보를 출력하는 제1노드와 상기 제1신호가 제2상태에 있는 경우에 상기 여러 비트의 가산수와 상기 여러 비트의 피가산수의 논리 연산에 의해 제2자리수올림 신호 후보를 출력하는 제2노드를 갖는 제1회로 및; 상기 제1신호에 따라서 상기 제1노드상의 신호와 상기 제2노드상의 신호 중의 어느 1개를 선택하여 출력하는 출력선택회로를 갖는 제2회로를 포함하고, 상기 제1회로는 상기 여러 비트의 가산수와 상기 여러 비트의 피가산수가 입력되는 여러개의 논리합 생성회로, 상기 여러 비트의 가산수와 상기 여러 비트의 피가산수가 입력되는 여러개의 논리곱 생성회로, 상기 여러 비트의 가산수중의 제1비트 및 상기 여러 비트의 피가산수중의 제1비트의 논리합 신호에 따라서 상기 여러 비트의 가산수중의 제2비트와 상기 여러 비트의 피가산수중의 제2비트의 논리합 신호와 상기 여러 비트의 가산수중의 상기 제2비트와 상기 여러 비트의 피가산수중의 상기 제2비트의 논리곱 신호 중의 어느 1개를 선택하는 제1선택회로, 상기 제1선택회로의 출력신호에 따라서 상기 여러 비트의 가산수중의 상기 제1선택회로의 출력신호에 따라서 사익 여러 비트의 가산수중의 제3비트와 상기 여러 비트의 피가산수중의 제3비트의 논리합 신호와 상기 여러비트의 가산수중의 상기 제3비트와 상기 여러 비트의 피가산수중의 상기 제3비트의 논리곱 신호 중의 어느 1개를 선택하는 제2선택회로, 상기 여러 비트의 가산수중의 상기 제1비트와 상기 여러 비트의 피가산수중의 상기 제1비트의 논리곱 신호에 따라서 상기 여러 비트의 가산수중의 상기 상기 제2비트와 상기 여러 비트의 피가산수중의 상기 제2비트의 논리합 신호와 상기 여러 비트의 가산수중의 상기 제2비트와 상기 여러 비트의 피가산수중의 상기 제2비트의 논리곱 신호 중의 어느 1개를 선택하는 제3선택회로 및 상기 제3선택회로의 출력에 따라서 상기 여러 비트의 가산수중의 상기 제3비트와 상기 여러 비트의 피가산수중의 상기 제3비트의 논리합 신호와 상기 여러 비트의 가산수중의 상기 제3비트와 상기 여러 비트의 피가산수중의 상기 제3비트의 논리곱 신호 중의 어느 1개를 선택하는 제4회로를 구비하는 것을 특징으로 하는 자리수올림 선견 회로.
  2. 제1항에 있어서, 상기 제1내지 제4선택회로의 각각은 적어도 부분적으로 전계효과 트랜지스터로 구성되어 있는 것을 특징으로 하는 자리수올림 선견 회로.
  3. 제1항에 있어서, 상기 출력선택회로는 적어도 부분적으로 전계효과 트랜지스터로 구성되어 있는 것을 특징으로 하는 자리수올림 선견 회로.
  4. 제1항에 있어서, 상기 제2회로로 공급되는 상기 제1신호, 상기 제1노드상의 신호 및 상기 제2노드상의 신호의 각각과 상기 제2회로가 출력하는 출력신호는 2개의 선에 의해 공급되는 상호 논리 부정의 관계에 있는 1쌍의 신호인 것을 특징으로 하는 자리수올림 선견 회로.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5619442A (en) * 1995-04-07 1997-04-08 National Semiconductor Corporation Alternating polarity carry look ahead adder circuit

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01293436A (ja) * 1988-05-20 1989-11-27 Mitsubishi Electric Corp 加算器

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4439835A (en) * 1981-07-14 1984-03-27 Rockwell International Corporation Apparatus for and method of generation of ripple carry signals in conjunction with logical adding circuitry
US4831578A (en) * 1985-11-25 1989-05-16 Harris Semiconductor (Patents) Inc. Binary adder
DE58909280D1 (de) * 1988-07-29 1995-07-13 Siemens Ag Carry-select-Addierer.
US5027311A (en) * 1989-10-31 1991-06-25 Intel Corporation Carry select multiplexer
US5040139A (en) * 1990-04-16 1991-08-13 Tran Dzung J Transmission gate multiplexer (TGM) logic circuits and multiplier architectures
US5272662A (en) * 1991-01-31 1993-12-21 The United States Of America As Represented By The Secretary Of The Air Force Carry multiplexed adder

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01293436A (ja) * 1988-05-20 1989-11-27 Mitsubishi Electric Corp 加算器

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