JPH0697431B2

JPH0697431B2 - バレルシフタ

Info

Publication number: JPH0697431B2
Application number: JP857184A
Authority: JP
Inventors: 誠花輪; 知哉高須賀; 吉宗萩原; 孝樹野口
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-01-23
Filing date: 1984-01-23
Publication date: 1994-11-30
Anticipated expiration: 2009-11-30
Also published as: JPS60153543A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明はデータ処理装置に係り、高性能マイクロプロセ
ツサVLSIに好適なバレルシフタに関する。

〔発明の背景〕

従来のバレルシフタは、第１図に示すように、ANDゲー
ト30とORゲート40より成るセレクタを用いて構成してい
た。図の装置において、信号線イをアサートすると１桁
左（図においては上右）にシフトし、信号線ロをアサー
トするとそのままの信号を出力し、信号線ハをアサート
すると１桁右（図においては下方）にシフトする。2nビ
ツトのバレルシフタを構成する場合、１ビツトシフタか
ら2n^-1ビツトシフタまでｎ段の固定桁シフタ１を直列に
接続して構成していた。そのため次のような欠点があつ
た。（１）MSB側とLSB側を配線で結ぶ必要があるため、
縦方向の配線が多くなる。たとえば32ビツトのバレルシ
フタの場合124本にも及ぶ。（２）第１図に示すバレル
シフタは、ローテイト操作専用のものであり、これにシ
フト操作の機能を追加するためには、各セレクタの制御
信号を増やし、またセレクタを構成する素子の数を増や
す必要がある。（３）語長の長いバレルシフタを構成す
る場合、多段のセレクタを直列に接続するため、処理時
間が長くなる。例えば32ビツトの場合、５段のセレクタ
を直列に接続しなければならない。

〔発明の目的〕

本発明の目的は、異なる語長のデータに対して任意のビ
ツト数だけシフト操作及びローテイト操作を施すことの
できる、高速かつVLSI向きなバレルシフタの構成法を提
供することにある。

〔発明の概要〕

シフト操作及びローテイト操作を単純な機構でサポート
するため、本発明では２つのレジスタを１本に連結し
て、語長が２倍になつたデータの内、任意のビツト位置
から１ワード分のデータを切り出す抽出器を設けた。ロ
ーテイト操作を行うためには、２つのレジスタに等しい
データを入力し、又、シフト操作を行うためには、シフ
ト方向に従い一方のレジスタにすべて“0"を入力すれば
良い。

上記の抽出器を実現するにあたり、入力データ線と出力
データ線を直交させその交点にスイツチを設け、このス
イツチの開閉指示を制御することにより、任意のビツト
位置から始まる１ワード分のデータを切り出す回路を考
えた。

本願で開示される本発明の代表的な実施形態によるバレ
ルシフタは、抽出器（150）と、該抽出器（150）の最下
位ビットから最上位ビットまでの複数の第１の入力信号
線（200、201…231）に信号を供給する第１のセレクタ
（580）と、該抽出器（150）の上記最下位ビットから上
記最上位ビットまでの複数の第２の入力信号線（400、4
01…431）に信号を供給する第２のセレクタ（681、68
2）とを具備してなり、上記抽出器（150）は、さらに所定ビットの出力を出力
する上記最下位ビットから上記最上位ビットまでの複数
の信号出力線（100、101…131）と、上記最下位ビット
から上記最上位ビットまでの複数の制御信号線（300、3
01…331、332）と、上記複数の第１の入力信号線（20
0、201…231）と上記複数の信号出力線（100、101…13
1）との間の交点に接続された複数の信号伝達素子（1
0）からなる第１のスイッチマトリクス（250）と、上記
複数の第２の入力信号線（400、401…431）と上記複数
の信号出力線（100、101…131）との間の交点に接続さ
れた複数の信号伝達素子（10）からなる第２のスイッチ
マトリクス（450）とからなり、上記複数の制御信号線（300、301…331、332）中の上記
最下位ビットの制御信号線（300）は上記第１のスイッ
チマトリクス（250）中の上記最下位ビットから上記最
上位ビットまでの複数の信号出力線（100、101…131）
と上記最下位ビットから上記最上位ビットまでの上記複
数の第１の入力信号線（200、201…231）との間の交点
に接続された複数の信号伝達素子（10）の信号伝達動作
を制御し、上記複数の制御信号線（300、301…331、33
2）中の上記最下位ビットより１ビット上位の制御信号
線（301）は上記第１のスイッチマトリクス（250）中の
上記最下位ビットより１ビット上位から上記最上位ビッ
トまでの複数の信号出力線（101…131）と上記最下位ビ
ットから上記最上位ビットより１ビット下位までの複数
の第１の入力信号線（200、201…230）との間の交点に
接続された複数の信号伝達素子（10）の信号伝達動作と
上記第２のスイッチマトリクス（450）中の上記最下位
ビットの信号出力線（100）と上記最上位ビットの第２
の入力信号線（431）との間の交点に接続された信号伝
達素子（10）の信号伝達動作とを制御し、以下同様に構
成され、上記複数の制御信号線（300、301…331、332）
中の上記最上位ビットより１ビット下位の制御信号線
（331）は上記第１のスイッチマトリクス（250）中の上
記最上位ビットの信号出力線（131）と上記最下位ビッ
トの第１の入力信号線（200）との間の交点に接続され
た信号伝達素子（10）の信号伝達動作と上記第２のスイ
ッチマトリクス（450）中の上記最下位ビットから上記
最上位ビットより１ビット下位のまでの複数の信号出力
線（100、101…130）と上記最下位ビットより１ビット
上位から上記最上位ビットまでの上記複数の第２の入力
信号線（401…431）との間の交点に接続された複数の信
号伝達素子（10）の信号伝達動作とを制御し、上記複数
の制御信号線（300、301…331、332）中の上記最上位ビ
ットの制御信号線（332）は上記第２のスイッチマトリ
クス（450）中の上記最下位ビットから上記最上位ビッ
トまでの複数の信号出力線（100、101…131）と上記最
下位ビットから上記最上位ビットまでの上記複数の第２
の入力信号線（400、401…431）との間の交点に接続さ
れた複数の信号伝達素子（10）の信号伝達動作を制御す
る如く構成されたことを特徴とする。

上記の構成によれば、第１のセレクタ（580）と第２の
セレクタ（681、682）とに同一のデータ（Ｄ）を入力
し、抽出器（150）によって第１のセレクタ（580）の出
力（Ｄ）の上位ビツトと第２のセレクタ（681、682）の
出力（Ｄ）の下位ビツトとを抽出することによってロー
テイト操作を簡単にかつ高速に実効できると言う効果を
奏する。

本発明のより具体的な実施形態によれば、上記第１のセ
レクタ（580）は入力側の信号を桁シフトして上記抽出
器（150）の上記複数の第１の入力信号線（200、201…2
31）に供給する如く構成され、上記第２のセレクタ（68
1、682）は入力側の信号を桁シフトして上記抽出器（15
0）の上記複数の第２の入力信号線（400、401…431）に
供給する如く構成されてなることを特徴とする。

本発明のその他の目的と特徴は、以下の実施例から明ら
かとなろう。

〔発明の実施例〕

以下、本発明の一実施例を図を用いて説明する。

第２図は本発明の一実施例の32ビツトバレルシフタの論
理ブロツク図である。抽出器150、左側入力セレクタ58
0、及び右側入力セレクタ681,682より構成されている。

第３図は32×２ビツト幅のデータの任意のビツト位置か
ら32ビツトのデータを切り出す抽出器150の論理回路図
である。信号線100〜131は出力線であり、出力線100はL
SB（Least Significant Bit）、出力線131がMSB（Most
Significant Bit）である。入力信号線200〜231は出力
線100〜131と直交するよう配置されている。信号線231
がMSB、信号線200はLSB、信号線431はMSB、信号線400は
LSB、制御信号線332はMSB、制御信号線300はLSB、であ
る。点線で囲んだ３角形の部分250は、入力線200〜231
を出力線100〜131へ出力するためのスイツチマトリクス
である。論理シンボル10は第４図（ａ）に示すように、
制御信号11をアサートすると入力信号12の反転信号を出
力線13へ伝え、ネゲートすると出力はハイインピーダン
ス状態になる素子（クロツクドゲート）である。論理シ
ンボル10をより具体的に示すと、第４図のようにＰ−MO
S FET14とＮ−MOS FET15より構成されている。第３図に
係り、スイツチマトリクス250の構成は、制御信号300が
アサートされたとき、入力信号200〜231がそのまま出力
され、制御信号301がアサートされたとき、入力信号200
〜230が１桁左へずれて出力され、以下同様に、制御信
号302〜331により入力信号を左へ桁移動して出力するよ
うにスイツチ10の制御信号を接続してある。

同様に、スイツチマトリクス450は、入力信号線400〜43
1を出力線100〜131へ伝えるもので、制御信号301〜332
により、入力信号を左へ桁移動して出力する。ここで入
力線200〜231および400〜431には、夫々32ビツトのデー
タが与えられるため、あわせて２倍の語長を有するデー
タが、抽出器に入力されることになる。

従つて、入力線231〜200、431〜400で構成される32×２
ビツト幅の入力データの任意のビツト位置から32ビツト
のデータを抽出することができる。

第５図は、４入力の左側入力セレクタ580の論理回路図
である。制御信号570をアサートすると、出力線200〜23
1のすべてに“0"を出力する。制御信号571をアサートす
ると、すべての出力線200〜231に入力信号560を出力す
る。制御信号572をアサートすると、入力信号500〜530
を１桁左（図では下側）へ移動して出力する。また、こ
のとき出力線200には入力信号550を出力する。制御信号
573をアサートすると、入力信号500〜531がそのまま出
力される。

第６図は、３入力の右側入力セレクタ681と部分的に３
入力である右側入力セレクタ682の論理回路図である。
３入力セレクタ681は、制御信号660をアサートすると出
力線400〜431のすべてに“0"を出力する。制御信号661
をアサートすると入力信号700〜731がそのまま出力線40
0〜431に出力される。制御信号662をアサートすると入
力信号701〜731を１桁右（図では上側）へ移動して出力
する。このとき出力線431には入力信号670を出力する。

セレクタ682は、ANDゲート30とORゲート40から構成され
ている。制御信号650をアサートすると入力信号600〜63
1がそのまま出力線700〜731に出力される。制御信号651
をアサートすると入力信号600〜615を出力線716〜731へ
出力し、出力線700〜715は“0"となる。制御信号652を
アサートすると入力信号600〜607を出力線724〜731へ出
力し、出力線700〜723は“0"となる。これは、32ビツト
幅のバス600〜631に右詰めて表わされている16ビツトデ
ータや８ビツトデータを左詰めに変換する回路である。

以下本実施例のバレルシフタを用いて各種のシフト、ロ
ーテイト操作を行う場合について説明する。

（１）32ビツトローテイト入力信号線500〜531,600〜631には同じ32ビツトのデー
タ、出力線100はLSB（Least Significant Bit）、を入
力する。ここで、入力信号531,631がMSBである。左右の
入力セレクタの制御信号は、それぞれ573,650,661をア
サートして入力データをそのままスイツチマトリクスへ
入力する。ｎビツト左ローテイトを行う場合には、制御
信号3n₁n₂をアサートする。例えば、12ビツト左ローテ
イトの場合には制御信号312をアサートすると、第２図
の抽出器150のスイツチマトリクス450の右側入力420と
出力100との間のクロツクゲート素子乃至右側入力431と
出力111との間のクロツクドゲート素子が制御信号312に
よって活性状態となり、同様にスイツチマトリクス250
で左側入力線219と出力線131との間のクロツクドゲート
素子乃至左側入力200と出力112との間のクロツクドゲー
ト素子が制御信号312によって活性状態となるので、出
力100乃至出力111に右側入力Ｄの上位12ビットが出力さ
れ、出力112乃至出力131に左側入力Ｄの下位20ビットが
出力される（第７図（ａ）参照）。ｎビツト右ローテイ
トは、（32−ｎ）ビツト左ローテイトと同じ結果になる
ことから、シクトカウントを（32−ｎ）としてそれに対
応する制御信号３_{ｎ′1n′２}をアサートする。例えば12
ビツト右ローテイトする場合には制御信号320をアサー
トすると、第２図の抽出器150のスイツチマトリクス450
の右側入力412と出力100との間のクロツクドゲート素子
乃至右側入力431と出力119との間のクロツクドゲート素
子が制御信号320によって活性状態となり、同様にスイ
ツチマトリクス250で左側入力線211と出力線131との間
のクロツクドゲート素子乃至左側入力200と出力120との
間のクロツクドゲート素子が制御信号320によって活性
状態となるので、出力100乃至出力119に右側入力Ｄの上
位20ビツトが出力され、出力120乃至出力131に左側入力
Ｄの下位12ビットが出力される（第７図（ｂ）参照）。

（２）32ビツト左シフト入力信号線500〜531に32ビツトのデータ、出力線100はL
SB（Least Significant Bit）、を入力する。左右の入
力セレクタの制御線はそれぞれ573,660をアサートす
る。スイツチマトリクス150の右側入力400〜431はすべ
て“0"、左側入力200〜231は入力信号500〜531となる。
ｎビツト左シフトを行う場合、左ローテイトと同様に制
御信号3n₁n₂、例えば制御信号312をアサートすると、第
２図の抽出器150のスイツチマトリクス450の右側入力42
0と出力100との間のクロツクドゲート素子乃至右側入力
431と出力111との間のクロツクドゲート素子が制御信号
312によって活性状態となり、同様にスイツチマトリク
ス250で左側入力線219と出力線131との間のクロツクド
ゲート素子乃至左側入力200と出力112との間のクロツク
ドゲート素子が制御信号312によって活性状態となるの
で、出力100乃至出力111にすべて“0"の右側入力の12ビ
ット分の“0"が出力され、出力112乃至出力131に左側入
力Ｄの下位20ビットが出力される（第７図（ｃ）参
照）。

（３）32ビツト右シフト入力信号線600〜631に32ビツトのデータ、出力線100はL
SB（Least Significant Bit）、を入力する。左右の入
力セレクタの制御線はそれぞれ570,661,650をアサート
する。スイツチマトリクス150の左側入力200〜231はす
べて“0"、右側入力400〜431は入力データ600〜631とな
る。ｎビツト右シフトを行う場合、（−ｎ）ビツトの左
シフトと考え、右ローテイトと同様にシフトカウントを
（32−ｎ）として、それに対応する制御信号３
_{ｎ′1n′２}、例えば制御信号320をアサートすると、第
２図の抽出器150のスイツチマトリクス450の右側入力41
2と出力100との間のクロツクドゲート素子乃至右側入力
431と出力119との間のクロツクドゲート素子が制御信号
320によって活性状態となり、同様にスイツチマトリク
ス250で左側入力線211と出力線131との間のクロツクド
ゲート素子乃至左側入力200と出力120との間のクロツク
ドゲート素子が制御信号320によって活性状態となるの
で、出力100乃至出力119に右側入力Ｄの上位20ビットが
出力され、出力120乃至出力131にすべて“0"の左側入力
の12ビット分の“0"が出力される（第７図（ｄ）参
照）。

（４）32ビツト算術右シフトこれは、入力データのMSBをデータの符号（ｓ）とみな
し、この符号（ｓ）を変化させずに右シフトする処理で
ある。

入力信号線600〜631に32ビツトデータを入力する。左右
の入力セレクタの制御線はそれぞれ571,650,661をアサ
ートする。スイツチマトリクス150の左側入力200〜231
にはデータの符号（ｓ）560が出力され、右側入力400〜
431には入力データ600〜631が出力される。ｎビツト右
シフトを行う場合には、上記（３）と同様に、制御信号
３_{ｎ′1n′２}、例えば制御信号320をアサートすると、
第２図の抽出器150のスイツチマトリクス450の右側入力
412と出力100との間のクロツクドゲート素子乃至右側入
力431と出力119との間のクロツクドゲート素子が制御信
号320によって活性状態となり、同様にスイツチマトリ
クス250で左側入力線211と出力線131との間のクロツク
ドゲート素子乃至左側入力200と出力120との間のクロツ
クドゲート素子が制御信号320によって活性状態となる
ので、出力100乃至出力119に右側入力Ｄの上位20ビット
が出力され、出力120乃至出力131にすべて“S"の左側入
力の12ビット分の“S"が出力される（第７図（ｅ）参
照）。

（５）拡張ビツト付き32ビツトローテイトこのローテイト操作は１ビツトの拡張ビツトと32ビツト
のデータを連結して、33ビツトデータのローテイト処理
を行う。

（5.1）左ローテイト第８図（ａ）に拡張ビツト付き左ローテイトの処理を示
す。

入力信号500〜531,600〜631には同じ32ビツトのデー
タ、出力線100はLSB（Least Significant Bit）、を入
力する。左右の入力セレクタの制御線はそれぞれ573,66
2,650をアサートする。スイツチマトリクス150の左側入
力200〜231は入力データ500〜531がそのまま入力され
る。右側入力400〜430には、入力データ601〜631が１桁
右シフトして入力され、入力線431には、拡張ビツト信
号670（Ｘ）が入力される。

ｎビツト左ローテイトを行う場合、項番（１）のローテ
イトと同様に、制御信号3n₁n₂、例えば制御信号312をア
サートすると、第２図の抽出器150のスイツチマトリク
ス450の右側入力420と出力100との間のクロツクドゲー
ト素子乃至右側入力431と出力111との間のクロツクドゲ
ート素子が制御信号312によって活性状態となり、同様
にスイツチマトリクス250で左側入力線219と出力線131
との間のクロツクドゲート素子乃至左側入力200と出力1
12との間のクロツクドゲート素子が制御信号312によっ
て活性状態となるので、出力100乃至出力111に右側入力
Ｄの上位11ビット乃至拡張ビット信号（Ｘ）が出力さ
れ、出力112乃至出力131に左側入力Ｄの下位20ビットが
出力される。

（5.2）右ローテイト第８図（ｂ）に拡張ビツト付き右ローテイトの処理を示
す。

入力信号500〜531,600〜631には同じ32ビツトのデー
タ、出力線100はLSB（Least Significant Bit）、を入
力する。左右の入力セレクタの制御線はそれぞれ572,66
1,650をアサートする。スイツチマトリクス150の右側入
力400〜431には入力データ600〜631がそのまま入力され
る。左側入力201〜231には、入力データ500〜530が１桁
左シフトして入力され、入力線200には拡張ビツト信号5
50（Ｘ）が入力される。

ｎビツト右ローテイトを行う場合、項番（１）のローテ
イトと同様に、制御信号３_{ｎ′1n′２}、例えば制御信号
320をアサートすると、第２図の抽出器150のスイツチマ
トリクス450の右側入力412と出力100との間のクロツク
ドゲート素子乃至右側入力431と出力119との間のクロツ
クドゲート素子が制御信号320によって活性状態とな
り、同様にスイッチマトリクス250で左側入力線211と出
力線131との間のクロツクドゲート素子乃至左側入力200
と出力120との間のクロツクドゲート素子が制御信号320
によって活性状態となるので、出力100乃至出力119に右
側入力Ｄの上位20ビットが出力され、出力120乃至出力1
31に拡張ビツト信号（Ｘ）乃至左側入力Ｄの下位11ビッ
トが出力される。

（６）ビツト幅の長いデータのシフト本バレルシフタは32×２ビツトのデータの内任意のビツ
ト位置から始まる32ビツトのデータを切り出す抽出器を
基本としている。したがつてビツト幅の長いデータをシ
フトする場合には、上位側32ビツトを左側入力500〜531
に入力し、下位側32ビツトを右側入力600〜631に入力し
て、制御信号573,650,661および、シフトカウント
（ｎ）に従つて制御信号3n₁n₂をアサートすることによ
り実現できる。ここで、出力として得られるデータは、
32ビツトであるため、例えば64ビツトデータの場合は２
回、128ビツトデータの場合は４回に分けて実行する必
要がある。

（７）ビツト幅の短いデータのシフト及びローテイト本バレルシフタの構成によると、スイツチマトリクス15
0の左側入力データ200〜231を右詰めに、また右側入力
データ400〜431を左詰めにしておくことにより、任意の
ビツト幅のデータに対して、シフト及びローデイトを行
うことができる。

ビツト幅の短いデータは、内部のレジスタやバスにおい
て右詰めで表わされている。本バレルシフタでは、セレ
クタ682を右側入力セレクタ681の前に設け、短いデータ
を左詰めに変換することにより、シフト及びローテイト
をサポートしている。

具体的には、16ビツト幅のデータを取扱う場合には、制
御信号651をアサートして下位16ビツト600〜615を上位
側716〜731に出力する。また、８ビツト幅のデータを取
扱う場合には、制御信号652をアサートして下位８ビツ
ト600〜607を上位側724〜731に出力する。

シフト及びローテイト時の入力セレクタ580,681への制
御は項番（１）〜（５）の場合と同じである。

本実施例によれば以下の効果がある。

（１）32ビツトデータの任意の桁数のローテイト及びシ
フト操作を、１度に行うことができる。

（２）論理的な右シフトだけでなく、符号の値を変化さ
せない算術右シフトも行うことができる。

（３）拡張ビツトを伴い、データのビツト幅を１ビツト
大きくしたデータのローテイトを行うことができる。

（４）32ビツトよりも大きいビツト幅のデータについ
て、シフトを行うことができる。

（５）16ビツトや８ビツトのデータについても、上記
（１）〜（３）のシフト及びローテイトを行うことがで
きる。

（６）バレルシフタの基本部分をクロスバー型スイツチ
マトリクスで構成しているため、構造が単純でレイアウ
トが簡単である。

（７）スイツチマトリクスのため、従来のAND/ORゲート
によるバレルシフタに比べ配線の量が少なくて済む。

（８）スイツチマトリクス中では、入力信号はクロツク
ドゲート１段しか通過していないので、遅延時間が短
い。

〔発明の効果〕

本発明によれば以下の効果がある。

（１）バレルシフタの主要な部分をクロスバー型スイツ
チマトリクスで構成しているため、構造が単純になるの
で、LSI上へレイアウトする際、簡単になる。また、従
来の構成法に比べ配線の量が少なくなるので、LSI上の
面積が小さい。

また、データが通過するゲートが少ないので、遅延時間
が短い。

（２）スイツチマトリクスの入力側に簡単なセレクタを
設けたことにより、スイツチマトリクスの構造を複雑に
することなく、各種のシフト及びローテイトを実行でき
る。つまり、左右ローテイト、左右シフト、算術右シフ
ト、拡張ビツトを伴つた左右ローテイトを１回の操作で
実行できる。

（３）入力セレクタの前段に、ビツト幅の短いデータを
左詰めに移動する回路を設けたので、短いビツト幅のデ
ータに対しても、上記に示した各種のシフト及びローテ
イト操作を行うことができる。

【図面の簡単な説明】

第１図は従来のバレルシフタの論理回路図、第２図は本
発明のバレルシフタのブロツク図、第３図はクロスバー
型スイツチマトリクスの論理回路図、第４図はクロツク
ドインバータのシンボル及び回路図、第５図，第６図は
入力セレクタの論理回路図、第７図はシフト及びローテ
イト操作を行うときのスイツチマトリクスの入力を示す
図、第８図は拡張ビツトを伴うローテイト操作を行うと
きのスイツチマトリクスの入力を示す図である。 10……クロツクドインバータ、20……インバータ、30…
…ANDゲート、40……ORゲート、150……スイツチマトリ
クス、100〜131……データ出力線、580……左側入力セ
レクタ、681……右側入力セレクタ、682……データ左詰
め回路、左側入力500〜531、600〜631……右側入力。

───────────────────────────────────────────────────── フロントページの続き (72)発明者萩原吉宗東京都国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者野口孝樹東京都国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (56)参考文献特開昭50−51637（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】抽出器と、該抽出器の最下位ビットから最
上位ビットまでの複数の第１の入力信号線に信号を供給
する第１のセレクタと、該抽出器の上記最下位ビットか
ら上記最上位ビットまでの複数の第２の入力信号線に信
号を供給する第２のセレクタとを具備してなり、上記抽出器は、さらに所定ビットの出力を出力する上記
最下位ビットから上記最上位ビットまでの複数の信号出
力線と、上記最下位ビットから上記最上位ビットまでの
複数の制御信号線と、上記複数の第１の入力信号線と上
記複数の信号出力線との間の交点に接続された複数の信
号伝達素子からなる第１のスイッチマトリクスと、上記
複数の第２の入力信号線と上記複数の信号出力線との間
の交点に接続された複数の信号伝達素子からなる第２の
スイッチマトリクスとからなり、上記複数の制御信号線中の上記最下位ビットの制御信号
線は上記第１のスイッチマトリクス中の上記最下位ビッ
トから上記最上位ビットまでの複数の信号出力線と上記
最下位ビットから上記最上位ビットまでの上記複数の第
１の入力信号線との間の交点に接続された複数の信号伝
達素子の信号伝達動作を制御し、上記複数の制御信号線
中の上記最下位ビットより１ビット上位の制御信号線は
上記第１のスイッチマトリクス中の上記最下位ビットよ
り１ビット上位から上記最上位ビットまでの複数の信号
出力線と上記最下位ビットから上記最上位ビットより１
ビット下位までの複数の第１の入力信号線との間の交点
に接続された複数の信号伝達素子の信号伝達動作と上記
第２のスイッチマトリクス中の上記最下位ビットの信号
出力線と上記最上位ビットの第２の入力信号線との間の
交点に接続された信号伝達素子の信号伝達動作とを制御
し、以下同様に構成され、上記複数の制御信号線中の上
記最上位ビットより１ビット下位の制御信号線は上記第
１のスイッチマトリクス中の上記最上位ビットの信号出
力線と上記最下位ビットの第１の入力信号線との間の交
点に接続された信号伝達素子の信号伝達動作と上記第２
のスイッチマトリクス中の上記最下位ビットから上記最
上位ビットより１ビット下位のまでの複数の信号出力線
と上記最下位ビットより１ビット上位から上記最上位ビ
ットまでの上記複数の第２の入力信号線との間の交点に
接続された複数の信号伝達素子の信号伝達動作とを制御
し、上記複数の制御信号線中の上記最上位ビットの制御
信号線は上記第２のスイッチマトリクス中の上記最下位
ビットから上記最上位ビットまでの複数の信号出力線と
上記最下位ビットから上記最上位ビットまでの上記複数
の第２の入力信号線との間の交点に接続された複数の信
号伝達素子の信号伝達動作を制御する如く構成されたこ
とを特徴とするバレルシフタ。
【請求項２】上記抽出器の上記複数の第１の入力信号線
と上記複数の第２の入力信号線とに上記所定ビットの同
じ入力データ信号を供給し、上記複数の制御信号線中の
１ビットの制御信号線を選択することにより、上記抽出
器の複数の信号出力線から上記入力データ信号のローテ
ィト出力を取り出すことを特徴とする特許請求の範囲第
１項記載のバレルシフタ。
【請求項３】上記第１のセレクタは入力側の信号を桁シ
フトして上記抽出器の上記複数の第１の入力信号線に供
給する如く構成され、上記第２のセレクタは入力側の信号を桁シフトして上記
抽出器の上記複数の第２の入力信号線に供給する如く構
成されたことを特徴とする特許請求の範囲第１項または
第２項に記載のバレルシフタ。
【請求項４】上記第１のセレクタは互いに同一レベルの
信号を上記抽出器の上記複数の第１の入力信号線に供給
する如く構成され、上記第２のセレクタは互いに同一レベルの信号を上記抽
出器の上記複数の第２の入力信号線に供給する如く構成
されたことを特徴とする特許請求の範囲第１項から第３
項までのいずれかに記載のバレルシフタ。
【請求項５】上記抽出器の上記複数の信号出力線には、
上記第１のセレクタから上記抽出器の上記複数の第１の
入力信号線に供給された信号の上位側または下位側のい
ずれか一方のビット信号と、上記第２のセレクタから上
記抽出器の上記複数の第２の入力信号線に供給された信
号の上位側または下位側のいずれか他方のビット信号と
が伝達されることを特徴とする特許請求の範囲第１項か
ら第４項までのいずれかに記載のバレルシフタ。