JP3112676B2 - シフト演算回路 - Google Patents
シフト演算回路Info
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は演算回路に関し、特にシフト演算回路に関す
る。 〔従来の技術〕 第６図はシフト演算回路の従来例の構成を示すブロッ
ク図である。 このシフト演算回路は、入力データを保持する128ビ
ットの入力レジスタ310と、入力レジスタ310に保持され
ているデータのうち、上位64ビットの上位データを取込
み、左方向に所定ビット数（ローティト量）ローティト
する上位ローティタ330と、下位64ビットの下位データ
を取込み、左方向に前記ローティト量ローティトする下
位ローティタ340と、上位ローティタ330、下位ローティ
タ340からそれぞれのローティト演算後のデータを入力
し、有効なデータを選択する選択回路350と、上位ロー
ティタ330、下位ローティタ340にローティト量を指示
し、選択回路350に有効なデータを指示する選択信号を
出力する選択信号生成回路320と、選択回路350の64ビッ
トの出力データを保持する出力レジスタ360とからなっ
ている。 第７図および第８図は第６図のシフト演算回路の演算
例の説明図である。 入力レジスタ310に保持されている16区画128ビット
（１区画８ビットとする）のデータは、上位データ420
として「ABCDEFGH」が上記ローティタ330に取込まれて
おり、下位データ430として「IJKLMNOP」が下位ローテ
ィタ340に取込まれている。 ここで、２区画左ローティトされた出力データ「CDEF
GHIJ」を得ようとする場合、２区画左ローティトのロー
ティト量を示す信号が、選択信号生成回路320より上位
ローティタ330、下位ローティタ340に出力される。この
結果、第７図に示すように、ローティト前の上位データ
420は、上位データ440「CDEFGHAB」となり、ローティト
前の下位データ430は、下位データ450「KLMNOPIJ」とな
る。 次に、選択信号生成回路320から「11111100」なる選
択信号が選択回路350に出力される。この結果、選択回
路350では、第８図に示すように、ローティト後の上位
データ440,下位データ450からデータ「CDEFGH」とデー
タ「IJ」を選択し、出力データ460「CDEFGHIJ」を出力
レジスタ360に出力する。 〔発明が解決しようとする問題点〕 上述した従来のシフト演算回路は、２分割したデータ
に選択信号を与え、得られる中間結果に対して、再度選
択信号を与える形式となっているので、制御が複雑で、
ハードウェア量が多いという欠点がある。 〔問題点を解決するための手段〕 本発明のシフト演算回路は、入力データを保持する入
力レジスタと、この入力レジスタに保持されているデー
タのうち、上位半分の上位データを取込み、区画単位お
よびビット単位で左方向のシフト演算を行う上位シフタ
と、前記入力レジスタの保持されているデータのうち、
下位半分の下位データを取込み、区画単位では右方向、
ビット単位では左方向のシフト演算を行う下位シフタ
と、外部からシフト方向と区画単位およびビット単位の
シフト量とを入力し、区画単位の左シフトと右シフトと
のシフト量の関係、ビット単位の左シフトと右シフトと
のシフト量の関係および区画単位の上位シフタと下位シ
フタとのシフト量の関係から、前記入力された区画単位
およびビット単位のシフト量を、前記上位シフタ用の区
画単位およびビット単位のシフト量、および、前記下位
シフタ用の区画単位およびビット単位のシフト量にそれ
ぞれ変換し、該変換結果を対応するシフタに出力するシ
フタ制御回路と前記上位シフタによるシフト演算後のデ
ータと前記下位シフタによるシフト演算後のデータとの
論理和を同じビット位置同士で１ビット単位にとる論理
和演算回路と、前記論理和演算回路の出力データを保持
する出力レジスタとを有することを特徴とする。 〔作用〕 従来、選択回路に出力していた選択信号が不要となる
ので、制御が比較的簡単となる。 〔実施例〕 次に、本発明の実施例について図面を参照して説明す
る。 第１図は本発明のシフト演算回路の一実施例を示すブ
ロック図、第２図は入力データと、その上位データおよ
び下位データの例を示す図、第３図は区画単位のシフト
演算の説明図、第４図は論理和演算の説明図、第５図は
データの一部を拡大したビット単位のシフト演算の説明
図である。 このシフト演算回路は、128ビットの入力レジスタ110
と、入力レジスタ110に保持されているデータのうち、
上位64ビットの上位データを取込み、区画単位、ビット
単位とも左シフト演算を行なう上位シフタ130と、下位6
4ビットの下位データを取込み、区画単位では右シフ
ト、ビット単位では左シフトのシフト演算を行なう下位
シフタ140と、上位シフタ130、下位シフタ140からそれ
ぞれのシフト演算後のデータを入力し、両データの論理
和を同じビット位置同志でビット毎にとる論理和演算回
路150と、シフト方向とシフト量のデータを外部から入
力し、上位シフタ130および下位シフタ140にシフト演算
量を示すシフタ制御信号を出力するシフタ制御回路120
と、論理和演算回路150の64ビットの出力データ保持す
る出力レジスタ160とからなっている。 表１は区画単位でのシフトの場合の左シフトと右シフ
トのシフト量の関係を示し、表２はビット単位でのシフ
トの場合の左シフトと右シフトのシフト量の関係を示
し、表３は上位シフタ130と下位シフタ140の区画単位で
のシフト量の関係を示している。 シフタ制御回路120は、シフト方向が左の場合、上位
シフタ130に対しては区画単位、ビット単位とも外部か
ら与えられたシフト量をそのままシフタ制御信号として
出力するが、下位シフタ140に対しては区画単位のシフ
トだけ表３に従って変換したシフト量をシフタ制御信号
として出力し、シフト方向が右の場合、上位シフタ130
に対しては区画単位、ビット単位とも表１、表２に従っ
て変換したシフト量をシフタ制御信号として出力し、下
位シフタ140に対して区画単位については表３に従って
さらに変換したシフト量をシフタ制御信号として出力す
る。 また、下位シフタ140のビット単位については表２に
従って変換する。 なお、上位シフタ130および下位シフタ140は、それぞ
れビット単位のシフトを補うために、右方向に１区画分
拡張されており、９区画分の構成となっている。 次に、本実施例の動作を、シフト方向が左シフト、シ
フト量が２区画０ビットの場合を例にとって説明する。 入力レジスタ110に128ビット16区画のデータ120「ABC
……Ｐ」が入力されると、上位８区画のデータ220「ABC
DEFGH」は上位シフタ130に、下位８区画のデータ230「I
JKLMNOP」は下位シフタ140にそれぞれ取込まれる。この
後、シフタ制御回路120にシフト方向が左シフト、シフ
ト量が２区画０ビットを示す信号が入力され、シフタ制
御信号が生成される。 この場合、シフト方向が左であるので、シフタ制御回
路120では、上位シフタ130については表1,表２の変換は
行なわれず、上位シフタ130へは２区画０ビットのシフ
ト量を示すシフタ制御信号が出力され、下位シフタ140
へは表３により区画単位のシフト量の変換が行なわれ、
６区画０ビットのシフト量を示すシフタ制御信号が出力
される。これにより、第３図に示すように、上位データ
220は、左へ２区画シフトされて、上位データ240「CDEF
GH00」となり、下位データ230は右へ６区画シフトされ
て、下位データ250「000000IJ」となる。この後、第４
図に示すように、上位データ240および下位データ250
は、論理和演算回路150により論理和がとられ、出力デ
ータ260「CDEFGHIJ」が出力レジスタ160に保持される。
これは、従来例で示した出力データ460に等しい。 次に、本実施例の動作を、シフト方向が右シフト、シ
フト量が５区画５ビットの場合を例にとって説明する。 この場合、シフト方向が右シフトであるので、上位シ
フタ130についてはシフト量を示す信号は、表１、表２
の変換が行なわれて２区画３ビットとなる。これによ
り、まず、上述の例と同様に区画単位で２区画の左シフ
トが行なわれ、続いて第５図に示すように、ビット単位
のシフトが左方向に３ビット分行なわれる。下位シフタ
140については区画単位で６区画の右シフトが行なわ
れ、続いて、第５図に示すように、右方向に延長された
１区画分のエリアに格納されているデータＫの上位３ビ
ットが下位データ本来のエリアに復帰する。この後、論
理和がとられ、データＣの下位５ビット、データ「DEFG
HIJ」およびデータＫの上位３ビットからなるデータが
出力レジスタ160に保持される。 〔発明の効果〕 以上説明したように本発明は、従来用いられていた上
位ローティタ、下位ローティタに代えて上位シフタ、下
位シフタを用い、さらに、選択回路に代えて論理和演算
回路を用いることにより、選択信号は必要無く、シフタ
制御信号をシフタに対してのみ送出すればよいので、選
択信号系の回路が簡略化され、また、左シフト用右シフ
ト用と２つの回路を持たずに、シフタ制御信号により１
つの回路で賄うことにより、選択信号で出力データを作
成するのでなく、単に対応するビット間で論理和をと
り、出力データとすることができるので、ハードウェア
量の削減に効果がある。
る。 〔従来の技術〕 第６図はシフト演算回路の従来例の構成を示すブロッ
ク図である。 このシフト演算回路は、入力データを保持する128ビ
ットの入力レジスタ310と、入力レジスタ310に保持され
ているデータのうち、上位64ビットの上位データを取込
み、左方向に所定ビット数（ローティト量）ローティト
する上位ローティタ330と、下位64ビットの下位データ
を取込み、左方向に前記ローティト量ローティトする下
位ローティタ340と、上位ローティタ330、下位ローティ
タ340からそれぞれのローティト演算後のデータを入力
し、有効なデータを選択する選択回路350と、上位ロー
ティタ330、下位ローティタ340にローティト量を指示
し、選択回路350に有効なデータを指示する選択信号を
出力する選択信号生成回路320と、選択回路350の64ビッ
トの出力データを保持する出力レジスタ360とからなっ
ている。 第７図および第８図は第６図のシフト演算回路の演算
例の説明図である。 入力レジスタ310に保持されている16区画128ビット
（１区画８ビットとする）のデータは、上位データ420
として「ABCDEFGH」が上記ローティタ330に取込まれて
おり、下位データ430として「IJKLMNOP」が下位ローテ
ィタ340に取込まれている。 ここで、２区画左ローティトされた出力データ「CDEF
GHIJ」を得ようとする場合、２区画左ローティトのロー
ティト量を示す信号が、選択信号生成回路320より上位
ローティタ330、下位ローティタ340に出力される。この
結果、第７図に示すように、ローティト前の上位データ
420は、上位データ440「CDEFGHAB」となり、ローティト
前の下位データ430は、下位データ450「KLMNOPIJ」とな
る。 次に、選択信号生成回路320から「11111100」なる選
択信号が選択回路350に出力される。この結果、選択回
路350では、第８図に示すように、ローティト後の上位
データ440,下位データ450からデータ「CDEFGH」とデー
タ「IJ」を選択し、出力データ460「CDEFGHIJ」を出力
レジスタ360に出力する。 〔発明が解決しようとする問題点〕 上述した従来のシフト演算回路は、２分割したデータ
に選択信号を与え、得られる中間結果に対して、再度選
択信号を与える形式となっているので、制御が複雑で、
ハードウェア量が多いという欠点がある。 〔問題点を解決するための手段〕 本発明のシフト演算回路は、入力データを保持する入
力レジスタと、この入力レジスタに保持されているデー
タのうち、上位半分の上位データを取込み、区画単位お
よびビット単位で左方向のシフト演算を行う上位シフタ
と、前記入力レジスタの保持されているデータのうち、
下位半分の下位データを取込み、区画単位では右方向、
ビット単位では左方向のシフト演算を行う下位シフタ
と、外部からシフト方向と区画単位およびビット単位の
シフト量とを入力し、区画単位の左シフトと右シフトと
のシフト量の関係、ビット単位の左シフトと右シフトと
のシフト量の関係および区画単位の上位シフタと下位シ
フタとのシフト量の関係から、前記入力された区画単位
およびビット単位のシフト量を、前記上位シフタ用の区
画単位およびビット単位のシフト量、および、前記下位
シフタ用の区画単位およびビット単位のシフト量にそれ
ぞれ変換し、該変換結果を対応するシフタに出力するシ
フタ制御回路と前記上位シフタによるシフト演算後のデ
ータと前記下位シフタによるシフト演算後のデータとの
論理和を同じビット位置同士で１ビット単位にとる論理
和演算回路と、前記論理和演算回路の出力データを保持
する出力レジスタとを有することを特徴とする。 〔作用〕 従来、選択回路に出力していた選択信号が不要となる
ので、制御が比較的簡単となる。 〔実施例〕 次に、本発明の実施例について図面を参照して説明す
る。 第１図は本発明のシフト演算回路の一実施例を示すブ
ロック図、第２図は入力データと、その上位データおよ
び下位データの例を示す図、第３図は区画単位のシフト
演算の説明図、第４図は論理和演算の説明図、第５図は
データの一部を拡大したビット単位のシフト演算の説明
図である。 このシフト演算回路は、128ビットの入力レジスタ110
と、入力レジスタ110に保持されているデータのうち、
上位64ビットの上位データを取込み、区画単位、ビット
単位とも左シフト演算を行なう上位シフタ130と、下位6
4ビットの下位データを取込み、区画単位では右シフ
ト、ビット単位では左シフトのシフト演算を行なう下位
シフタ140と、上位シフタ130、下位シフタ140からそれ
ぞれのシフト演算後のデータを入力し、両データの論理
和を同じビット位置同志でビット毎にとる論理和演算回
路150と、シフト方向とシフト量のデータを外部から入
力し、上位シフタ130および下位シフタ140にシフト演算
量を示すシフタ制御信号を出力するシフタ制御回路120
と、論理和演算回路150の64ビットの出力データ保持す
る出力レジスタ160とからなっている。 表１は区画単位でのシフトの場合の左シフトと右シフ
トのシフト量の関係を示し、表２はビット単位でのシフ
トの場合の左シフトと右シフトのシフト量の関係を示
し、表３は上位シフタ130と下位シフタ140の区画単位で
のシフト量の関係を示している。 シフタ制御回路120は、シフト方向が左の場合、上位
シフタ130に対しては区画単位、ビット単位とも外部か
ら与えられたシフト量をそのままシフタ制御信号として
出力するが、下位シフタ140に対しては区画単位のシフ
トだけ表３に従って変換したシフト量をシフタ制御信号
として出力し、シフト方向が右の場合、上位シフタ130
に対しては区画単位、ビット単位とも表１、表２に従っ
て変換したシフト量をシフタ制御信号として出力し、下
位シフタ140に対して区画単位については表３に従って
さらに変換したシフト量をシフタ制御信号として出力す
る。 また、下位シフタ140のビット単位については表２に
従って変換する。 なお、上位シフタ130および下位シフタ140は、それぞ
れビット単位のシフトを補うために、右方向に１区画分
拡張されており、９区画分の構成となっている。 次に、本実施例の動作を、シフト方向が左シフト、シ
フト量が２区画０ビットの場合を例にとって説明する。 入力レジスタ110に128ビット16区画のデータ120「ABC
……Ｐ」が入力されると、上位８区画のデータ220「ABC
DEFGH」は上位シフタ130に、下位８区画のデータ230「I
JKLMNOP」は下位シフタ140にそれぞれ取込まれる。この
後、シフタ制御回路120にシフト方向が左シフト、シフ
ト量が２区画０ビットを示す信号が入力され、シフタ制
御信号が生成される。 この場合、シフト方向が左であるので、シフタ制御回
路120では、上位シフタ130については表1,表２の変換は
行なわれず、上位シフタ130へは２区画０ビットのシフ
ト量を示すシフタ制御信号が出力され、下位シフタ140
へは表３により区画単位のシフト量の変換が行なわれ、
６区画０ビットのシフト量を示すシフタ制御信号が出力
される。これにより、第３図に示すように、上位データ
220は、左へ２区画シフトされて、上位データ240「CDEF
GH00」となり、下位データ230は右へ６区画シフトされ
て、下位データ250「000000IJ」となる。この後、第４
図に示すように、上位データ240および下位データ250
は、論理和演算回路150により論理和がとられ、出力デ
ータ260「CDEFGHIJ」が出力レジスタ160に保持される。
これは、従来例で示した出力データ460に等しい。 次に、本実施例の動作を、シフト方向が右シフト、シ
フト量が５区画５ビットの場合を例にとって説明する。 この場合、シフト方向が右シフトであるので、上位シ
フタ130についてはシフト量を示す信号は、表１、表２
の変換が行なわれて２区画３ビットとなる。これによ
り、まず、上述の例と同様に区画単位で２区画の左シフ
トが行なわれ、続いて第５図に示すように、ビット単位
のシフトが左方向に３ビット分行なわれる。下位シフタ
140については区画単位で６区画の右シフトが行なわ
れ、続いて、第５図に示すように、右方向に延長された
１区画分のエリアに格納されているデータＫの上位３ビ
ットが下位データ本来のエリアに復帰する。この後、論
理和がとられ、データＣの下位５ビット、データ「DEFG
HIJ」およびデータＫの上位３ビットからなるデータが
出力レジスタ160に保持される。 〔発明の効果〕 以上説明したように本発明は、従来用いられていた上
位ローティタ、下位ローティタに代えて上位シフタ、下
位シフタを用い、さらに、選択回路に代えて論理和演算
回路を用いることにより、選択信号は必要無く、シフタ
制御信号をシフタに対してのみ送出すればよいので、選
択信号系の回路が簡略化され、また、左シフト用右シフ
ト用と２つの回路を持たずに、シフタ制御信号により１
つの回路で賄うことにより、選択信号で出力データを作
成するのでなく、単に対応するビット間で論理和をと
り、出力データとすることができるので、ハードウェア
量の削減に効果がある。
【図面の簡単な説明】
第１図は本発明のシフト演算回路の一実施例を示すブロ
ック図、第２図は入力データと、その上位データおよび
下位データの例を示す図、第３図は区画単位のシフト演
算の説明図、第４図は論理和演算の説明図、第５図はデ
ータの一部を拡大したビット単位のシフト演算の説明
図、第６図はシフト演算回路の従来例を示すブロック
図、第７図および第８図は第６図のシフト演算回路の演
算例の説明図である。 110……入力レジスタ、 120……シフタ制御回路、 130……上位シフタ、 140……下位シフタ、 150……論理和演算回路、 160……出力レジスタ。
ック図、第２図は入力データと、その上位データおよび
下位データの例を示す図、第３図は区画単位のシフト演
算の説明図、第４図は論理和演算の説明図、第５図はデ
ータの一部を拡大したビット単位のシフト演算の説明
図、第６図はシフト演算回路の従来例を示すブロック
図、第７図および第８図は第６図のシフト演算回路の演
算例の説明図である。 110……入力レジスタ、 120……シフタ制御回路、 130……上位シフタ、 140……下位シフタ、 150……論理和演算回路、 160……出力レジスタ。
─────────────────────────────────────────────────────
フロントページの続き
合議体
審判長 丸山 光信
審判官 大橋 隆夫
審判官 金子 幸一
(56)参考文献 特開 昭60−153543（ＪＰ，Ａ)
特開 昭59−79495（ＪＰ，Ａ)
特開 昭62−249228（ＪＰ，Ａ)
特開 昭62−143130（ＪＰ，Ａ)
特開 昭62−127938（ＪＰ，Ａ)
特公 昭62−8817（ＪＰ，Ｂ２)
Claims (1)
- (57)【特許請求の範囲】 １．入力データを保持する入力レジスタと、 この入力レジスタに保持されているデータのうち、上位
半分の上位データを取込み、区画単位およびビット単位
で左方向のシフト演算を行う上位シフタと、 前記入力レジスタの保持されているデータのうち、下位
半分の下位データを取込み、区画単位では右方向、ビッ
ト単位では左方向のシフト演算を行う下位シフタと、 外部からシフト方向と区画単位およびビット単位のシフ
ト量とを入力し、区画単位の左シフトと右シフトとのシ
フト量の関係、ビット単位の左シフトと右シフトとのシ
フト量の関係および区画単位の上位シフタと下位シフタ
とのシフト量の関係から、前記入力された区画単位およ
びビット単位のシフト量を、前記上位シフタ用の区画単
位およびビット単位のシフト量、および、前記下位シフ
タ用の区画単位およびビット単位のシフト量にそれぞれ
変換し、該変換結果を対応するシフタに出力するシフタ
制御回路と 前記上位シフタによるシフト演算後のデータと前記下位
シフタによるシフト演算後のデータとの論理和を同じビ
ット位置同士で１ビット単位にとる論理和演算回路と、 前記論理和演算回路の出力データを保持する出力レジス
タとを有することを特徴とするシフト演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62320344A JP3112676B2 (ja) | 1987-12-17 | 1987-12-17 | シフト演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62320344A JP3112676B2 (ja) | 1987-12-17 | 1987-12-17 | シフト演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01161434A JPH01161434A (ja) | 1989-06-26 |
| JP3112676B2 true JP3112676B2 (ja) | 2000-11-27 |
Family
ID=18120427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62320344A Expired - Fee Related JP3112676B2 (ja) | 1987-12-17 | 1987-12-17 | シフト演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3112676B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6733569B2 (ja) * | 2017-02-06 | 2020-08-05 | 富士通株式会社 | シフト演算回路およびシフト演算方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5979495A (ja) * | 1982-10-29 | 1984-05-08 | Toshiba Corp | シフト回路 |
| JPH0697431B2 (ja) * | 1984-01-23 | 1994-11-30 | 株式会社日立製作所 | バレルシフタ |
| JPS628817A (ja) * | 1985-07-05 | 1987-01-16 | Mitsubishi Heavy Ind Ltd | 自動車用ヒ−タ |
-
1987
- 1987-12-17 JP JP62320344A patent/JP3112676B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01161434A (ja) | 1989-06-26 |
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