JPS5962950A - シフト装置 - Google Patents
シフト装置Info
- Publication number
- JPS5962950A JPS5962950A JP17365582A JP17365582A JPS5962950A JP S5962950 A JPS5962950 A JP S5962950A JP 17365582 A JP17365582 A JP 17365582A JP 17365582 A JP17365582 A JP 17365582A JP S5962950 A JPS5962950 A JP S5962950A
- Authority
- JP
- Japan
- Prior art keywords
- shift
- data
- circuit
- bits
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の属する技術分野）
本発明に左右両方′向にシフト可能なシフト装置に関す
る。
る。
（従来技術）
従来、２ｎビツトを入力してｎビットを出力する形式を
備え、最大シフト量が（ｎ−−１）ビットであって左右
両方向にシフト可能なシフト装置でｔま、最大シフト量
が（２ｎ −１，）ビットであり、出力を２ｎビツトだ
けシフトすることはできず、新しく最大シフト刊が（２
ｎ−１）ビットであって、出力が２ｎビツトのシフト装
置を付加するか、あるいは、まずｎビットのシフト結果
を求め、続いて残ったｎビットの結果を求める形式の２
＝シンサ８・以上を必要とするシフト方法によらなけれ
ばならないと云う欠点があった。
備え、最大シフト量が（ｎ−−１）ビットであって左右
両方向にシフト可能なシフト装置でｔま、最大シフト量
が（２ｎ −１，）ビットであり、出力を２ｎビツトだ
けシフトすることはできず、新しく最大シフト刊が（２
ｎ−１）ビットであって、出力が２ｎビツトのシフト装
置を付加するか、あるいは、まずｎビットのシフト結果
を求め、続いて残ったｎビットの結果を求める形式の２
＝シンサ８・以上を必要とするシフト方法によらなけれ
ばならないと云う欠点があった。
（発明の目的）
本発明の目的は、２１１ビットヲ人力してｎビットを出
力する形式であって、最大シフト量が（ｎ−１）ビット
である左右両方向にシフト可能なシフト回路を２個使用
することにより、２ｎピツ［Ｌ−人力して２ｎピットを
出力する形式であって、最大シフト量が（２ｎ −１）
ビットの左右両方向にシフト可能なシフト装置を提供子
ることにある。
力する形式であって、最大シフト量が（ｎ−１）ビット
である左右両方向にシフト可能なシフト回路を２個使用
することにより、２ｎピツ［Ｌ−人力して２ｎピットを
出力する形式であって、最大シフト量が（２ｎ −１）
ビットの左右両方向にシフト可能なシフト装置を提供子
ることにある。
（＠明の構成と作用）
本発明によるシフト装置は与えられたデータに対して左
右両方向にシフトするためのシフト装置であって、第１
および第２のシフト回路と、第１およびり３２のセレク
ト回路と、第１〜第３のゲート回路とを具備したもので
ある。第１および第２のシフト回路ばそノ１ぞれ２ｎビ
ツトの入力データに対してｎビットの出力データを与え
、目、つ、般大シフト）１１が（ｎ−１）ピントの左右
両方向にソフト可能な回Ｆ’３である。；’Ｒ１、＄−
よび第２のセレクト回路はそれぞ＋１第１、および第２
（２）ジノ１回路に対応して出力データを選択する回路
である。４３１のゲート回路は第１ ｓ−よび第２のソ
フト回路に対して左右シフト指示、ならびにシフ） ｊ
ｉｌ指示を巧えるための回路であＡＱ第２卦、ＬＵＵ３
Ｏゲートは第１、および第２のセレクト回路に対してｉ
’−＜ｆ ｊ＋！制御指示をりえるための回路である。
右両方向にシフトするためのシフト装置であって、第１
および第２のシフト回路と、第１およびり３２のセレク
ト回路と、第１〜第３のゲート回路とを具備したもので
ある。第１および第２のシフト回路ばそノ１ぞれ２ｎビ
ツトの入力データに対してｎビットの出力データを与え
、目、つ、般大シフト）１１が（ｎ−１）ピントの左右
両方向にソフト可能な回Ｆ’３である。；’Ｒ１、＄−
よび第２のセレクト回路はそれぞ＋１第１、および第２
（２）ジノ１回路に対応して出力データを選択する回路
である。４３１のゲート回路は第１ ｓ−よび第２のソ
フト回路に対して左右シフト指示、ならびにシフ） ｊ
ｉｌ指示を巧えるための回路であＡＱ第２卦、ＬＵＵ３
Ｏゲートは第１、および第２のセレクト回路に対してｉ
’−＜ｆ ｊ＋！制御指示をりえるための回路である。
第１のソフト回路ににｔ２ｎビットの入力データのピッ
ト列ｆＷ工接入力１−．、第２のソフト回路にはこのピ
ット列を逆配列して入力する。続いて、第１のゲートに
より与えられた左右−／フト指示に従って第１、および
第２０）ソフト回路にセットさノ］、たデータを第２、
および第３のゲート回路の出力に応じてシフトする。こ
の／フト動作の後に、帛２のソフト回路から出力された
データを再び逆配列から原配列に戻し、第１および第２
のセレクト回路に加えて合成する。
ト列ｆＷ工接入力１−．、第２のソフト回路にはこのピ
ット列を逆配列して入力する。続いて、第１のゲートに
より与えられた左右−／フト指示に従って第１、および
第２０）ソフト回路にセットさノ］、たデータを第２、
および第３のゲート回路の出力に応じてシフトする。こ
の／フト動作の後に、帛２のソフト回路から出力された
データを再び逆配列から原配列に戻し、第１および第２
のセレクト回路に加えて合成する。
（実施例）
次に、本発明について図面ｆｒ：参照してＪ゛ト細説明
する。第１図に本発明によるシフト装置１ｊｊ（７）一
実施例を示すブロック図である。掬′３１図において、
シフト装置は第１お裏び第２のシフト回路１，２と、第
１および第２のセレクト回路３．４と第１〜第３０）ゲ
ート回路５〜７とを具備して構成したものである。
する。第１図に本発明によるシフト装置１ｊｊ（７）一
実施例を示すブロック図である。掬′３１図において、
シフト装置は第１お裏び第２のシフト回路１，２と、第
１および第２のセレクト回路３．４と第１〜第３０）ゲ
ート回路５〜７とを具備して構成したものである。
第１図のシフト装＋ｅにおいて、第１および第２のシフ
ト回路１，２はそれぞれ２ｎビツトを入力して１］ピツ
）（Ｃ−出力する形式’ｌ： （ｌｆｔｉえ、最大′シ
フト量がｎビットである左右両方向に７フト可能なシフ
ト回路である。′第１のシフト回路ｌには、２１１ビツ
トのデータａを信号線１１を介して人力する。いっぽう
、第２のソフト回路２には第１のデータａのビット列と
に逆の配夕１ｊを有する２ｎビツトのデータｂ’ｒ、（
ｉ−４線１２を介して人力する。第１のセレクタ３にｌ
″ｔ（８号線１３上のデータＣと、信号線１５上のデー
タｅと、信号線２１上のデータｐとを加える。データＣ
は第１のシフト回路ｌ刀）ら信弓線１３を介して出力さ
ノしる１１ビツトのデータである。データｅは、鵠２の
シフト回路２かし信号線１４を介して送用さＪＬるデー
タｄとビット配列が逆のｎビットのΣ５−夕である。デ
ータｐはｎビットの論理値がすべで０のデータである。
ト回路１，２はそれぞれ２ｎビツトを入力して１］ピツ
）（Ｃ−出力する形式’ｌ： （ｌｆｔｉえ、最大′シ
フト量がｎビットである左右両方向に７フト可能なシフ
ト回路である。′第１のシフト回路ｌには、２１１ビツ
トのデータａを信号線１１を介して人力する。いっぽう
、第２のソフト回路２には第１のデータａのビット列と
に逆の配夕１ｊを有する２ｎビツトのデータｂ’ｒ、（
ｉ−４線１２を介して人力する。第１のセレクタ３にｌ
″ｔ（８号線１３上のデータＣと、信号線１５上のデー
タｅと、信号線２１上のデータｐとを加える。データＣ
は第１のシフト回路ｌ刀）ら信弓線１３を介して出力さ
ノしる１１ビツトのデータである。データｅは、鵠２の
シフト回路２かし信号線１４を介して送用さＪＬるデー
タｄとビット配列が逆のｎビットのΣ５−夕である。デ
ータｐはｎビットの論理値がすべで０のデータである。
第２のセレクト回路４にはデータＣと、データＣと、デ
ータｑとを加える。データｑは１１ビツトの論理値がす
べてＯのデータである。第１お↓ひ第２のセレクト回路
３，４カ）らそれぞれ信号線１６ 、１７を介り、て第
１、および第２の出力データｆ２ｇが出力される。弔１
および第２の出力データｆ、ｇは合成して２１１ビツト
の出力データ１１を得る。梁１および第２ Ｃ） ／フ
ト回路１，２に対するシフトｔＴ指定伯号にの最上イ＼
Ｌビットイト；もｒと、左右シフ１指定信号１との論理
積（＋？シリ−のゲートＩ１１路６により求めて偏￥Ｕ
を生成する。／フト量指定４４号１ｔと左右／フト量指
定イ６号ｌの台定と９）論理積を第３のゲート回路７に
より求めてイば号Ｖを生成する。信号ｕ、ｖを第１およ
び第２のセレクト［！１路３，４のセレクト信号として
使用する。いっぽう、左右シフト指定信号と同句号の４
１号ｓ′５Ｃ第１のゲート５により求め、これを第ｌの
シフト回路１に加え、筐だ、左右シフト指′Ａｌ信号１
の否定をとった信号ｔを第１のゲート５により求め、こ
れを第２のシフト回路２に加えてそれぞれ左右シフト指
定信号として使用する。
ータｑとを加える。データｑは１１ビツトの論理値がす
べてＯのデータである。第１お↓ひ第２のセレクト回路
３，４カ）らそれぞれ信号線１６ 、１７を介り、て第
１、および第２の出力データｆ２ｇが出力される。弔１
および第２の出力データｆ、ｇは合成して２１１ビツト
の出力データ１１を得る。梁１および第２ Ｃ） ／フ
ト回路１，２に対するシフトｔＴ指定伯号にの最上イ＼
Ｌビットイト；もｒと、左右シフ１指定信号１との論理
積（＋？シリ−のゲートＩ１１路６により求めて偏￥Ｕ
を生成する。／フト量指定４４号１ｔと左右／フト量指
定イ６号ｌの台定と９）論理積を第３のゲート回路７に
より求めてイば号Ｖを生成する。信号ｕ、ｖを第１およ
び第２のセレクト［！１路３，４のセレクト信号として
使用する。いっぽう、左右シフト指定信号と同句号の４
１号ｓ′５Ｃ第１のゲート５により求め、これを第ｌの
シフト回路１に加え、筐だ、左右シフト指′Ａｌ信号１
の否定をとった信号ｔを第１のゲート５により求め、こ
れを第２のシフト回路２に加えてそれぞれ左右シフト指
定信号として使用する。
第２図〜第５図までは本発明の動作を１１＝４ピツトと
して図解したものである。第２図〜第５図において、ａ
、ｂ、ｃ、ｄ、ｈはそれぞれ第１図に関して説明した信
号と一致している。
して図解したものである。第２図〜第５図において、ａ
、ｂ、ｃ、ｄ、ｈはそれぞれ第１図に関して説明した信
号と一致している。
第１のシフト回路１にはＡＢＣ・・・ＧＨの２！１ピツ
）（ｎ＝ｇ）が入力され、第２のシフト回路２には第１
のシフト回路ｌの入ガとは逆配列のＨＧ・・・ＣＨＡの
２ｎビツト（ｎ＝８ ）が入力される。指定されたシフ
ト量を与え、それぞれ符号の異なる左右シフト指定信号
１、Ｔにより第１、および第２のシフト回路１，２が制
御される。第１および第２のシフト回路１，２はそれぞ
れｎピッ） （ｎ＝４ ）の出力データｃ、ｄを送出す
るが、出力データｄの逆配列から成るデータｅと出力デ
ータＣとを合成して、２ｎビツトの出力データ１１を得
る。
）（ｎ＝ｇ）が入力され、第２のシフト回路２には第１
のシフト回路ｌの入ガとは逆配列のＨＧ・・・ＣＨＡの
２ｎビツト（ｎ＝８ ）が入力される。指定されたシフ
ト量を与え、それぞれ符号の異なる左右シフト指定信号
１、Ｔにより第１、および第２のシフト回路１，２が制
御される。第１および第２のシフト回路１，２はそれぞ
れｎピッ） （ｎ＝４ ）の出力データｃ、ｄを送出す
るが、出力データｄの逆配列から成るデータｅと出力デ
ータＣとを合成して、２ｎビツトの出力データ１１を得
る。
本発明によるシフト装置では、シフト指定が左か右かの
相違、ならひにシフト量がｎビット以上か以下かの相違
によって第１、および第２のシフト回路１，２の制御状
態が異なり、第６図に要約しであるような制御を行う。
相違、ならひにシフト量がｎビット以上か以下かの相違
によって第１、および第２のシフト回路１，２の制御状
態が異なり、第６図に要約しであるような制御を行う。
第２図は右シフトによりｎビット（ｎ＝４ ’）以下の
シフトをする動作を表しており、第６図から明らかな様
に、第１のシフト回路１は右シフト、第２のシフト回路
２は左シフトであって、それぞれシフトけは２ビツトで
ある。従って、４ビツトの出力データＣと、出力データ
ｄの逆配列により形成されたデータｅとを合成して出力
データ１１を得ることにより、入力８ビツト、出力８ビ
ツトのシフト装置を実現している。第３図は右へ５ピツ
トだけシフ）（ｎピット以上）する動作の結果を表して
いる。第３図において、第１のシフト回路１では右へ（
５−ｎ）ピッ）（ｎ−４）だけシフトするため、８ビツ
トの出力データｈはデータｐ、ｑの論理値０と、右へ（
５−４）ビットだけシフトして得られた出力データＣと
を第１、および第２のセレクト回路３゜４により合成し
たものになる。第４図に左へ３ビツトだけシフト動作し
た結果１［しており、左へｎビット以下だけシフトする
時にｔｒｉ第ｉのシフト回路１に左シフト、第２のシフ
ト回路２は右シフトを行い、それぞれのシフト掘ニ同一
である。従って、出ブ↓データｈＨ第１のシフト回路１
からの出力データＣと、第２のシフト回路２の出力デー
タｄの逆配列から成るデータｅとを合成したものである
。第５図は左へ５ビツト（ｎピット以上）だけシフトす
る動作の結果を表している。第５図においては、第１の
シフト回路１からのデータＣは選択せず、第２のシフト
回路２に工す右へ（５−ｎ ）ピッ） ＜ ｎ＝４）だ
けシフトして得られた出力データｄの逆配列から成るデ
ータｅと、データｐｙＱの論理値０とを第１、および第
２のセレクト回路３゜４により合成しで出力データｈｉ
得る。
シフトをする動作を表しており、第６図から明らかな様
に、第１のシフト回路１は右シフト、第２のシフト回路
２は左シフトであって、それぞれシフトけは２ビツトで
ある。従って、４ビツトの出力データＣと、出力データ
ｄの逆配列により形成されたデータｅとを合成して出力
データ１１を得ることにより、入力８ビツト、出力８ビ
ツトのシフト装置を実現している。第３図は右へ５ピツ
トだけシフ）（ｎピット以上）する動作の結果を表して
いる。第３図において、第１のシフト回路１では右へ（
５−ｎ）ピッ）（ｎ−４）だけシフトするため、８ビツ
トの出力データｈはデータｐ、ｑの論理値０と、右へ（
５−４）ビットだけシフトして得られた出力データＣと
を第１、および第２のセレクト回路３゜４により合成し
たものになる。第４図に左へ３ビツトだけシフト動作し
た結果１［しており、左へｎビット以下だけシフトする
時にｔｒｉ第ｉのシフト回路１に左シフト、第２のシフ
ト回路２は右シフトを行い、それぞれのシフト掘ニ同一
である。従って、出ブ↓データｈＨ第１のシフト回路１
からの出力データＣと、第２のシフト回路２の出力デー
タｄの逆配列から成るデータｅとを合成したものである
。第５図は左へ５ビツト（ｎピット以上）だけシフトす
る動作の結果を表している。第５図においては、第１の
シフト回路１からのデータＣは選択せず、第２のシフト
回路２に工す右へ（５−ｎ ）ピッ） ＜ ｎ＝４）だ
けシフトして得られた出力データｄの逆配列から成るデ
ータｅと、データｐｙＱの論理値０とを第１、および第
２のセレクト回路３゜４により合成しで出力データｈｉ
得る。
（発明の効果）
本発明には以上説明した様に、シフト昂がｎビットのシ
フト回路を２個使用し、それぞれ相異なる制ｉ’ｌｌＵ
４Ｍ号により同時に両シフト回路を動なく、シフト量
が２ｎビツトのシフト回路の機能を容易に実現すること
ができ、イ５頼性、経済性等が向上できると云う効果が
ある。
フト回路を２個使用し、それぞれ相異なる制ｉ’ｌｌＵ
４Ｍ号により同時に両シフト回路を動なく、シフト量
が２ｎビツトのシフト回路の機能を容易に実現すること
ができ、イ５頼性、経済性等が向上できると云う効果が
ある。
第１図は本発明によるシフト装置の一実施例を示すブロ
ック図である。 第２図〜弗５図は第１図のシフト装置の動作を説、明す
るための図である。 第６図は第２図〜第５図の動作モードを要約した図であ
る。 １．２・・シフト回路 ３，４・・セレクト回路 ５ 、６ 、７・・・ゲート回路 １１〜２７・・４８号線 特Ｒ１出願人 日本電気株式会社 代理人 弁珪士 井ノロ 壽 区 区 区へ （イ）
寸゛ 七 散 教区 区 ｃｐ Ｌｆｌ 七 ↓−
ック図である。 第２図〜弗５図は第１図のシフト装置の動作を説、明す
るための図である。 第６図は第２図〜第５図の動作モードを要約した図であ
る。 １．２・・シフト回路 ３，４・・セレクト回路 ５ 、６ 、７・・・ゲート回路 １１〜２７・・４８号線 特Ｒ１出願人 日本電気株式会社 代理人 弁珪士 井ノロ 壽 区 区 区へ （イ）
寸゛ 七 散 教区 区 ｃｐ Ｌｆｌ 七 ↓−
Claims (1)
- 月見られたデータに対して左右両方向にシフトするため
のシフト装置において、２ｎビツトの入力データに対１
７て１１ピツトの出力データを与え、１つ、最大シフ）
Ｎが（ｎ−１）ビットの左右両方向にシフト可能な第１
および第２のシフト回路と、前記」１および第２のシフ
ト回路にそｆｔぞれ対応し７て出力データを選択するた
めの第１おゑび第２のセレクト回路と、前記第ｉおよび
第２のシフト回路に対して左右シフト指示ならびにシフ
ト量指示を与えるための第１のゲート回路と、前記第１
および第２のセレクト回路に対して選択制御指示を与え
るための第２および第３のゲート回路とを具備ｌ〜、前
記第１のシフト回路には前記２０ピツトの入力データの
ビット列士直接人力し、且つ、前記第２のシフト回路に
は前記ピット列を逆配列して入力し、前記第１のゲート
により与えられた左右シフト指示に従って前記′ＩＢｉ
および第２のシフト回路にセットされたデータをシフト
し、前記第２のシフト回路の出力データを再び逆配列か
ら原配列に戻し１、前記９Ａ１および＠２のセレクト回
路に加えて合成するように構成したことを特徴とするシ
フト装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17365582A JPS5962950A (ja) | 1982-10-01 | 1982-10-01 | シフト装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17365582A JPS5962950A (ja) | 1982-10-01 | 1982-10-01 | シフト装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5962950A true JPS5962950A (ja) | 1984-04-10 |
Family
ID=15964639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17365582A Pending JPS5962950A (ja) | 1982-10-01 | 1982-10-01 | シフト装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5962950A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63314639A (ja) * | 1987-06-17 | 1988-12-22 | Fujitsu Ltd | バレルシフタ回路 |
| JPS63314641A (ja) * | 1987-06-17 | 1988-12-22 | Fujitsu Ltd | バレルシフタ回路 |
| JPS63314640A (ja) * | 1987-06-17 | 1988-12-22 | Fujitsu Ltd | バレルシフタ回路 |
| EP0502544A3 (ja) * | 1991-03-06 | 1995-01-18 | Fujitsu Ltd |
-
1982
- 1982-10-01 JP JP17365582A patent/JPS5962950A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63314639A (ja) * | 1987-06-17 | 1988-12-22 | Fujitsu Ltd | バレルシフタ回路 |
| JPS63314641A (ja) * | 1987-06-17 | 1988-12-22 | Fujitsu Ltd | バレルシフタ回路 |
| JPS63314640A (ja) * | 1987-06-17 | 1988-12-22 | Fujitsu Ltd | バレルシフタ回路 |
| EP0502544A3 (ja) * | 1991-03-06 | 1995-01-18 | Fujitsu Ltd |
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