JPH05334042A - バレルシフタ回路 - Google Patents
バレルシフタ回路Info
- Publication number
- JPH05334042A JPH05334042A JP4136549A JP13654992A JPH05334042A JP H05334042 A JPH05334042 A JP H05334042A JP 4136549 A JP4136549 A JP 4136549A JP 13654992 A JP13654992 A JP 13654992A JP H05334042 A JPH05334042 A JP H05334042A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- bits
- selector
- data
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 任意のビットシフトを高速に行える小規模な
バレルシフタ回路を実現する。 【構成】 ｋビットのデータの各ビットから連続したｎ
ビットのうち１ビットを選択する第１のセレクタ群１１
と、この第１のセレクタ群１１によって選択されたデー
タの各ビットから（ｎ−１）ビット間隔に並んだｌビッ
トのそれぞれから１ビットを選択する第２のセレクタ群
１８を有している。
バレルシフタ回路を実現する。 【構成】 ｋビットのデータの各ビットから連続したｎ
ビットのうち１ビットを選択する第１のセレクタ群１１
と、この第１のセレクタ群１１によって選択されたデー
タの各ビットから（ｎ−１）ビット間隔に並んだｌビッ
トのそれぞれから１ビットを選択する第２のセレクタ群
１８を有している。
Description
【０００１】
【産業上の利用分野】本発明は、デジタルシグナルプロ
セッサにおいて、データを任意のビットシフトを行う回
路に関するものである。
セッサにおいて、データを任意のビットシフトを行う回
路に関するものである。
【０００２】
【従来の技術】以下、従来のバレルシフタ回路について
説明する。図２は従来の１６通りのシフトが実現できる
バレルシフタ回路の第一の例である。１５ｃから０ｃは
１６ビットの入力データ、１ｒから４ｒまでは任意に決
定できるデータ、２１は１６ビットから１ビットを選択
するセレクト回路、２２は１６ビットのうちどのビット
を選択するか決定する４ビットのセレクタ制御信号、１
５ｄから１１ｄまでシフトされた１６ビットのうちの５
ビットデータ。以下その動作について説明する。まず２
２のセレクタ制御信号に従い１５ｃから０ｃまでの１６
ビットデータから２１のセレクタ回路で１ビットを選択
する。１５ｄを決定するセレクタが１５ｃを選択すれば
シフトなし、１４ｃを選択すれば１ビット左シフト０ｃ
を選択すれば１５ビット左シフトしたことになる。同様
に１４ｄから下位ビットのデータも２２のセレクタ制御
信号に基づきデータを選択する。１１ｄ以下にセレクタ
を設け、図２の回路配線を繰り返すことにより１６ビッ
トのデータをつくることができる。また、１ｒから４ｒ
には０を挿入するか入力データが１６ビットより多ビッ
トデータの場合には下位データをいれたりする。しかし
ながら上記の構成で使用するセレクタ回路の構成を図４
から考えると１つのセレクタで１６のアンド回路を使用
し、１６ビットの場合１６個セレクタが必要なので１６
×１６＝２５６のアンド回路が必要となりハード規模が
大きくなるのでＬＳＩ化には適さない。
説明する。図２は従来の１６通りのシフトが実現できる
バレルシフタ回路の第一の例である。１５ｃから０ｃは
１６ビットの入力データ、１ｒから４ｒまでは任意に決
定できるデータ、２１は１６ビットから１ビットを選択
するセレクト回路、２２は１６ビットのうちどのビット
を選択するか決定する４ビットのセレクタ制御信号、１
５ｄから１１ｄまでシフトされた１６ビットのうちの５
ビットデータ。以下その動作について説明する。まず２
２のセレクタ制御信号に従い１５ｃから０ｃまでの１６
ビットデータから２１のセレクタ回路で１ビットを選択
する。１５ｄを決定するセレクタが１５ｃを選択すれば
シフトなし、１４ｃを選択すれば１ビット左シフト０ｃ
を選択すれば１５ビット左シフトしたことになる。同様
に１４ｄから下位ビットのデータも２２のセレクタ制御
信号に基づきデータを選択する。１１ｄ以下にセレクタ
を設け、図２の回路配線を繰り返すことにより１６ビッ
トのデータをつくることができる。また、１ｒから４ｒ
には０を挿入するか入力データが１６ビットより多ビッ
トデータの場合には下位データをいれたりする。しかし
ながら上記の構成で使用するセレクタ回路の構成を図４
から考えると１つのセレクタで１６のアンド回路を使用
し、１６ビットの場合１６個セレクタが必要なので１６
×１６＝２５６のアンド回路が必要となりハード規模が
大きくなるのでＬＳＩ化には適さない。
【０００３】次に図２に上記バレルシフタ回路のハード
規模が大きくなるという問題点を解決したバレルシフタ
回路の例を示す。１５ｅから６ｅは入力データ、３５は
２ビットから１ビットを選択するセレクト回路、３１か
ら３４は２ビットのうちどちらを選択するか決定する１
ビットのセレクタ制御信号、１５ｆから６ｆまでシフト
された出力データ。以下その動作について説明する。ま
ず連続した２ビットから（例えば１５ｅと１４ｅ）から
第一段目のセレクタ群３５によってそれぞれ１ビットを
選択する。この時どちらのビットを選択するかは３１の
選択制御信号によって決定する。次に図３に示すように
第１段目のセレクタ群の１ビットおきの出力の２ビット
から第２段目のセレクタ群３５によって１ビットを選択
する。この時どちらのビットを選択するかは３２の選択
制御信号によって決定する。ここまでの動作により第２
段目のセレクタ群の出力は、第１段目の４ビットから１
ビットを選択したことに相当し、４通りのシフトを行う
ことができる。次に図３に示すように第２段目のセレク
タ群の３ビットおきの出力の２ビットから第３段目のセ
レクタ群３５によって１ビットを選択する。この時どち
らのビットを選択するかは３３の選択制御信号によって
決定する。ここまでの動作により第３段目のセレクタ群
の出力は、第１段目の８ビットから１ビットを選択した
ことに相当し、８通りのシフトを行うことができる。次
に図３に示すように第３段目のセレクタ群の７ビットお
きの出力の２ビットから第４段目のセレクタ群３５によ
って１ビットを選択する。この時どちらのビットを選択
するかは３４の選択制御信号によって決定する。ここま
での動作により第４段目のセレクタ群の出力は、第１段
目の１６ビットから１ビットを選択したことに相当し、
１６通りのシフトを行うことができる。この場合セレク
タを構成する回路の例を図４から考えると１つのセレク
タは２つのアンド回路で構成できる。１６ビットのデー
タを扱うときは１段目のセレクタ群で１６のセレクタが
必要であり、１６通りのシフトをするには４段必要とな
るので、２×１６×４＝１２８のアンド回路が必要であ
る。これは第１の例と比較すると半分のアンド回路で構
成できる。
規模が大きくなるという問題点を解決したバレルシフタ
回路の例を示す。１５ｅから６ｅは入力データ、３５は
２ビットから１ビットを選択するセレクト回路、３１か
ら３４は２ビットのうちどちらを選択するか決定する１
ビットのセレクタ制御信号、１５ｆから６ｆまでシフト
された出力データ。以下その動作について説明する。ま
ず連続した２ビットから（例えば１５ｅと１４ｅ）から
第一段目のセレクタ群３５によってそれぞれ１ビットを
選択する。この時どちらのビットを選択するかは３１の
選択制御信号によって決定する。次に図３に示すように
第１段目のセレクタ群の１ビットおきの出力の２ビット
から第２段目のセレクタ群３５によって１ビットを選択
する。この時どちらのビットを選択するかは３２の選択
制御信号によって決定する。ここまでの動作により第２
段目のセレクタ群の出力は、第１段目の４ビットから１
ビットを選択したことに相当し、４通りのシフトを行う
ことができる。次に図３に示すように第２段目のセレク
タ群の３ビットおきの出力の２ビットから第３段目のセ
レクタ群３５によって１ビットを選択する。この時どち
らのビットを選択するかは３３の選択制御信号によって
決定する。ここまでの動作により第３段目のセレクタ群
の出力は、第１段目の８ビットから１ビットを選択した
ことに相当し、８通りのシフトを行うことができる。次
に図３に示すように第３段目のセレクタ群の７ビットお
きの出力の２ビットから第４段目のセレクタ群３５によ
って１ビットを選択する。この時どちらのビットを選択
するかは３４の選択制御信号によって決定する。ここま
での動作により第４段目のセレクタ群の出力は、第１段
目の１６ビットから１ビットを選択したことに相当し、
１６通りのシフトを行うことができる。この場合セレク
タを構成する回路の例を図４から考えると１つのセレク
タは２つのアンド回路で構成できる。１６ビットのデー
タを扱うときは１段目のセレクタ群で１６のセレクタが
必要であり、１６通りのシフトをするには４段必要とな
るので、２×１６×４＝１２８のアンド回路が必要であ
る。これは第１の例と比較すると半分のアンド回路で構
成できる。
【０００４】
【発明が解決しようとする課題】このような従来のバレ
ルシフタ回路では入力から出力まで４段のセレクタ群を
通過するので高速な動作に対応できないという欠点があ
った。
ルシフタ回路では入力から出力まで４段のセレクタ群を
通過するので高速な動作に対応できないという欠点があ
った。
【０００５】本発明は上記従来のハード規模が大きくな
ってしまうという問題点と、高速な動作に対応できない
という問題点を解決するためのバレルシフタ回路を提供
することを目的とする。
ってしまうという問題点と、高速な動作に対応できない
という問題点を解決するためのバレルシフタ回路を提供
することを目的とする。
【０００６】
【課題を解決するための手段】この目的を達成するため
の本発明のバレルシフタ回路は、ｋビットのデータの中
の各ビットから連続したｎビットのうち１ビット選択す
る第一の選択回路群と、上記によって選択されたデータ
の各ビットから（ｎ−１）ビット間隔に並ぶｌビットの
データ群のそれぞれから１ビット選択する第２の選択回
路群を有する。
の本発明のバレルシフタ回路は、ｋビットのデータの中
の各ビットから連続したｎビットのうち１ビット選択す
る第一の選択回路群と、上記によって選択されたデータ
の各ビットから（ｎ−１）ビット間隔に並ぶｌビットの
データ群のそれぞれから１ビット選択する第２の選択回
路群を有する。
【０００７】
【作用】これによりシフトする段数が減ったために、入
力が決定してから出力が決定するまでの時間を短縮で
き、高速性を実現できる。また選択回路が２ビット選択
より大きくすることにより、シフトする段数を減らして
も、従来と同じ任意のシフトを小規模の回路で実現でき
る。
力が決定してから出力が決定するまでの時間を短縮で
き、高速性を実現できる。また選択回路が２ビット選択
より大きくすることにより、シフトする段数を減らして
も、従来と同じ任意のシフトを小規模の回路で実現でき
る。
【０００８】
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。一例として１６ビットデータを１６
通りにシフトする場合を示す。
しながら説明する。一例として１６ビットデータを１６
通りにシフトする場合を示す。
【０００９】図１は本発明のバレルシフタ回路の構成を
示すものである。１５ａ〜０ａは入力データ、１１は４
ビットから１ビットを選択する第一群のセレクタ回路、
１８は４ビットから１ビットを選択する第二群のセレク
タ回路、１２，１３は４ビットのうちどのビットを選択
するか決定する２ビットのセレクタ制御信号、１５ｂ〜
０ｂまでシフトされた出力データ。
示すものである。１５ａ〜０ａは入力データ、１１は４
ビットから１ビットを選択する第一群のセレクタ回路、
１８は４ビットから１ビットを選択する第二群のセレク
タ回路、１２，１３は４ビットのうちどのビットを選択
するか決定する２ビットのセレクタ制御信号、１５ｂ〜
０ｂまでシフトされた出力データ。
【００１０】以下その動作について説明する。１６ビッ
トのデータの中の各ビットから連続した４ビット（例え
ば１５ａ〜１２ａ）のうちから１ビットを、第一の選択
回路群１１によって選択する。この時どのビットを選択
するかは、選択制御信号１２によって決定する。この時
選択方法は４通りであるので、２ビットの信号で制御で
きる。これにより第一の選択回路群で、４通りのシフト
を行うことができる。次に第一の選択回路群で選択され
た４ビットおきに連続する出力の４ビットから第２段目
のセレクタ群１８によって１ビットを選択する。この時
どのビットを選択するかは１３の選択制御信号によって
決定する。これにより第一の選択回路群と第二の選択回
路群で、１６通りのシフトを行うことができる。これに
ついて１５ｂのデータが決定されるまでの過程を例に詳
しく説明する。１５ｂを出力するセレクタの入力１４は
１５ａ〜１２ａの４ビットのうちの１ビットである。１
５ｂを出力するセレクタの入力１５は１１ａ〜８ａの４
ビットのうちの１ビットである。１５ｂを出力するセレ
クタの入力１６は７ａ〜４ａの４ビットのうちの１ビッ
トである。１５ｂを出力するセレクタの入力１７は３ａ
〜０ａの４ビットのうちの１ビットである。上記の１４
〜１７を入力とするセレクタは１５ａ〜０ａまでのデー
タを選択できる。つまり１６通りのシフトができる。ま
た、１ｓ、２ｓには０を挿入するか入力データが１６ビ
ットより多ビットデータの場合には下位データをいれた
りする。３ｓのデータには図１の回路配線を繰り返すこ
とにより第１の選択回路群を追加して作成したデータを
入力する。以上のように本実施例によれば、入力データ
が決定されてから出力データが決定するまでのセレクタ
群の段数が従来の半分になったので高速性が実現でき
る。しかもこの場合セレクタを構成する回路の例を図４
から考えると１つのセレクタは４つのアンド回路で構成
でき、１６ビットのデータを扱うときは１段目のセレク
タ群で１６のセレクタが必要で、１６通りのシフトをす
るには２段必要であり、これらを４×１６×２＝１２８
のアンド回路で構成できるので、回路規模が大きくなら
ないという効果が得られる。
トのデータの中の各ビットから連続した４ビット（例え
ば１５ａ〜１２ａ）のうちから１ビットを、第一の選択
回路群１１によって選択する。この時どのビットを選択
するかは、選択制御信号１２によって決定する。この時
選択方法は４通りであるので、２ビットの信号で制御で
きる。これにより第一の選択回路群で、４通りのシフト
を行うことができる。次に第一の選択回路群で選択され
た４ビットおきに連続する出力の４ビットから第２段目
のセレクタ群１８によって１ビットを選択する。この時
どのビットを選択するかは１３の選択制御信号によって
決定する。これにより第一の選択回路群と第二の選択回
路群で、１６通りのシフトを行うことができる。これに
ついて１５ｂのデータが決定されるまでの過程を例に詳
しく説明する。１５ｂを出力するセレクタの入力１４は
１５ａ〜１２ａの４ビットのうちの１ビットである。１
５ｂを出力するセレクタの入力１５は１１ａ〜８ａの４
ビットのうちの１ビットである。１５ｂを出力するセレ
クタの入力１６は７ａ〜４ａの４ビットのうちの１ビッ
トである。１５ｂを出力するセレクタの入力１７は３ａ
〜０ａの４ビットのうちの１ビットである。上記の１４
〜１７を入力とするセレクタは１５ａ〜０ａまでのデー
タを選択できる。つまり１６通りのシフトができる。ま
た、１ｓ、２ｓには０を挿入するか入力データが１６ビ
ットより多ビットデータの場合には下位データをいれた
りする。３ｓのデータには図１の回路配線を繰り返すこ
とにより第１の選択回路群を追加して作成したデータを
入力する。以上のように本実施例によれば、入力データ
が決定されてから出力データが決定するまでのセレクタ
群の段数が従来の半分になったので高速性が実現でき
る。しかもこの場合セレクタを構成する回路の例を図４
から考えると１つのセレクタは４つのアンド回路で構成
でき、１６ビットのデータを扱うときは１段目のセレク
タ群で１６のセレクタが必要で、１６通りのシフトをす
るには２段必要であり、これらを４×１６×２＝１２８
のアンド回路で構成できるので、回路規模が大きくなら
ないという効果が得られる。
【００１１】
【発明の効果】本発明は、ｋビットのデータの中の各ビ
ットから連続したｎビットのうち１ビット選択する第一
の選択回路群と、上記によって選択されたデータの各ビ
ットからｎ−１ビット間隔に並ぶｌビットのデータ群の
それぞれから１ビット選択する第２の選択回路群を有す
ることにより、高速、小規模な優れたバレルシフタ回路
を実現するものである。
ットから連続したｎビットのうち１ビット選択する第一
の選択回路群と、上記によって選択されたデータの各ビ
ットからｎ−１ビット間隔に並ぶｌビットのデータ群の
それぞれから１ビット選択する第２の選択回路群を有す
ることにより、高速、小規模な優れたバレルシフタ回路
を実現するものである。
【図１】本発明の一実施例における１６通りのシフトを
実現するためのバレルシフタ回路の構成図
実現するためのバレルシフタ回路の構成図
【図２】従来１６通りのシフトを実現するためのバレル
シフタ回路の構成図
シフタ回路の構成図
【図３】従来１６通りのシフトを実現するためのバレル
シフタ回路の構成図
シフタ回路の構成図
【図４】セレクタ回路の構成図
１１ セレクタ回路 １２，１３ セレクタ制御信号 １５ａ〜０ａ 入力データ １５ｂ〜０ｂ 出力データ １５ｃ〜０ｃ 入力データ １５ｄ〜１１ｄ 出力データ １５ｅ〜６ｅ 入力データ １５ｆ〜６ｆ 出力データ １８ セレクタ回路 ２１ セレクタ回路 ２２ セレクタ制御信号 ３１〜３４ セレクタ制御信号 ３５ セレクタ回路 ４１ アンド回路 ４２ オア回路
Claims (2)
- 【請求項１】ｋビットのデータの中の各ビットから連続
したｎビットのうち１ビット選択する第一のｋ個の選択
回路群と、前記第一のｋ個の選択回路群によって選択さ
れたｋビットデータの各ビットからｎビットおきに、連
続するｍビットのデータ群のそれぞれから１ビット選択
する第２のｋ個の選択回路群と、前記第一のｋ個の選択
回路群でどのビットを選択するかを制御するための第１
の信号と、前記第二のｋ個の選択回路群でどのビットを
選択するかを制御するための第２の信号を有するバレル
シフタ回路。 - 【請求項２】多ビットのデータを任意にシフトする場
合、ｎ＝４、ｌ＝４にすることによって、回路規模を小
さくした請求項１に記載のバレルシフタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4136549A JPH05334042A (ja) | 1992-05-28 | 1992-05-28 | バレルシフタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4136549A JPH05334042A (ja) | 1992-05-28 | 1992-05-28 | バレルシフタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05334042A true JPH05334042A (ja) | 1993-12-17 |
Family
ID=15177816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4136549A Pending JPH05334042A (ja) | 1992-05-28 | 1992-05-28 | バレルシフタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05334042A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008502975A (ja) * | 2004-06-16 | 2008-01-31 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | データ処理装置 |
| JP2010028241A (ja) * | 2008-07-15 | 2010-02-04 | Sony Corp | ビット選択回路 |
-
1992
- 1992-05-28 JP JP4136549A patent/JPH05334042A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008502975A (ja) * | 2004-06-16 | 2008-01-31 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | データ処理装置 |
| US9239702B2 (en) | 2004-06-16 | 2016-01-19 | Intel Corporation | Data processing apparatus |
| JP2010028241A (ja) * | 2008-07-15 | 2010-02-04 | Sony Corp | ビット選択回路 |
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