JPH0531769B2 - - Google Patents

Description

【発明の詳細な説明】

（技術分野） 本発明は、集積回路化に適した高速演算のため
の浮動小数点の正規化桁合わせ回路の構成に関す
るものである。 （従来技術） 従来Ａ、B2数の浮動小数点の正規化桁合わせ
を行なうために第１図の様な構成とするのが一般
的であつた。この回路はまず、コンパレーター
（CMP）でＡ、B2数の大小を判定し、マルチプ
レツクス（MUX）回路で大きな方を選択する。
次にこれをシフトアンドカウント（SAC）回路
の入力とし、最上位桁が１となるまで左にシフト
する。このシフト回数をカウントして演算結果の
指数部とし、さらにＡ、Ｂのシフターの入力とす
るというものである。 このような構成は回路的に複雑であり、また高
速演算に不向きな回路構成であるという欠点があ
つた。 （発明の目的） 本発明の目的は浮動小数点の正規化桁合わせを
高速に、しかも集積回路化に適するよう規則性に
すぐれた簡易な回路で実演しうる回路構成を提供
することである。 （発明の構成） 各々ビツトに対応する複数桁から成るデータを
該データの上位ビツトから下位ビツト方向に対
し、先行するビツトパタンの論理“０”或いは論
理“１”、或いはそのいずれをも検出する手段と
前記先行ビツトパタン検出が隣合う上位ビツト群
で発生したか如かの情報を下位ビツト群に伝搬す
る手段を具備し、更に前記情報伝搬信号と第一の
データと同じビツトの重みを有する第二のデータ
のビツトパタン列とで各々対応するビツト相互で
論理をとり、第一のデータの先行“１”より上位
ビツトに第二のデータの先行“１”が、或いは第
一のデータの先行“０”より上位ビツトに第二の
データの先行“０”が存在するか如か、或いはそ
のいずれをも検出する手段を有することを特徴と
する回路構成。 前記先行ビツトパタン検出信号により、第一の
データ列、第二のデータ列のビツトシフトを制御
する構成または第一のデータ列、或いは第二のデ
ータ列の大小により浮動小数点データ形式の制御
をする構成を含む。 実施例その１ 本発明の実施例を図を用いて説明する。第２図
Ａ及びＢは本発明の第一の回路図である。 この実施例は第一図の浮動小数点演算回路図中
番号１の点線で示される回路と同じ機能を有し、
かつ回路構成はより単純であり、さらに高速性を
有している。この例では４ビツトの場合を示して
いる。 ４ビツトの２数Ａ、Ｂ（Ａ＝a₄×2³＋a₃×2²＋
a₂×2¹＋a₁、Ｂ＝b₄×2³＋b₃×2³＋b₂×2¹＋b₁と
する）を入力とし、コンパレーター、先行“１”
検出、の機能を有している。第二図アの４つのユ
ニツトはすべて第２図Ｂに示される同一の内部回
路である。各ユニツトは入力としてai，bi，c_Iｉ
を、出力としてEi、CO₁、CMPiを有している。
この回路は上位ビツトから下位ビツト方向にキヤ
リーを伝搬することにより先行“１”の検出及び
有効桁数の比較を行なう構造で、先行“１”の存
在するユニツトは論理“０”のキヤリーを発生
し、下位側ビツトに伝搬し、さらに桁数比較も行
なう。D_A＞D_B（D_X：Ｘの桁数）ならばCMPφ＝
“１”となりD_A≦D_Bならばトランスフアーゲート
がONとなりC_Iｉの電位がCoiに伝搬され、Ei及
びCMPiは論理“０”となる。 即ち第２図において、C_I4は論理“１”に固定
してあるので、先行“１”が検出されるまで論理
“１”が伝搬され、先行“１”が検出されたユニ
ツトのCOiから下位ビツト側は論理“０”が伝搬
される。また先行“１”が検出されたユニツトの
みEiが論理“１”となるのである。 次にＡ＝0101、Ｂ＝0011の場合の具体例を表１
を用いて説明する。この最終的な結果はＥ＝
0100、CMPＯ／＝１（CMP＝0100：Ａ＞Ｂ）とな
り、Ｅはシフタ及びエンコーダの入力となる。
（Ｅ＝E₄E₃E₂E₁、CMP＝
CMP₄CMP₃CMP₂CMP₁） まずa₄，b₄がORゲート（G1）に入力され、先
行“１”の検出が行なわれる。この場合ORゲー
ト（G1）の出力は論理“０”である。C_I4は論理
“１”にクランプされているのでG2の出力、即ち
ＰＯ／₄は論理“１”であるこれによりトランスフ
アーゲートN_T4がONとなり、C_I4の電位がCO₄に
伝搬されCO₄

【表】 は論理“１”となる。C_O4は次のユニツトである
C_I3に接続されている。ユニツト３では同様にa₃
とb₃がORゲートに入力される。a₃＝１、b₃＝０
であるのでORゲートの出力は論理“１”となり
先行“１”が検出される。C_I3は論理“１”であ
るのでＰＯ／₃は論理“０”となりトランスフアー
ゲートN_T3はOFFとなる。G₃によりN₃がONとな
りCO₃は論理“０”となる。またPφ₃とb₃のNOR
をとるとその出力であるCMP₃は論理“１”とな
りD_A＞D_Bとなつていることがわかる。ユニツト
２ではC_I2が論理“０”であるのでPφ₂は論理
“１”となりCO₂に論理“０”が伝搬される。E₂、
CMP₂はいずれも論理“０”となる。ユニツト１
もこれと同じ動作となる。 以上のようにユニツト１〜４の出力Ｅ（Ｅ＝
E₄E₃E₂E₁）は、先行“１”の存在するビツトの
みが論理“１”となり、他のビツトは論理“０”
である。またこの出力は、第一図中２及び３で示
されるエンコーダ及びＡ，Ｂのシフタの入力とな
る。またCMP_1〜4は第二図中ア中のGφで示され
る４入力NORの入力となり、いずれかのユニツ
トでCMPiの論理が“１”となつたか否かの判定
をCMPＯ／として出力する。CMPφが論理“１”
の場合D_A＞D_Bであり、“０”の場合D_A≦D_Bであ
る。 また、C_IｉとC_Oｉの接続により、先行“１”が
発見されるまで上位ビツトから下位ビツトに向け
て論理“１”が伝搬される。また、このことから
ＰＯ／は先行“１”が検出されたビツトでのみ論理
“０”となることがわかるので、biとNOR（G4）
をとれば、先行“１”がaiでのみ発生したか否か
を判定が可能である。（さらにゲートを追加すれ
ば先行“１”がbiでのみ発生したか否かの判定も
出来る。即ちD_A＞D_B、D_A＜D_B、D_A＜D_Bの３つ
の状態の判定が可能であることが容易に類推でき
る。） 実施例その２ 本発明の二番目の実施例を説明する。第３図
Ａ，Ｂはその回路図である。先の実施例（第二
図）と異なり、入力Ａについてのみ先行“１”の
検出を行ないD_AとD_Bとの比較を行なう回路構成
となつている。 実施例１の場合と同様にＡ＝0101、Ｂ＝0011の
場合の具体例を表２を参照しながら説明を行な
う。第２図Ｂと第３図Ｂの違いは、実施例２では
入力Ａについてのみ先行“１”検出を行なうので
第二図イのG₁のORゲートがなく第３図Ｂではai
は直接NANDゲートに入力され、表３に示され
るようにＡの先行“１”が検出されるビツトまで
C_I4の論理“１”が伝搬され、先行ビツトが検出
されたビツト以下の下位ビツトでは論理“０”が
伝搬する、また、このことからD_AとD_Bの大小の
判定をするにはC_Iｉとbiの

【表】

【表】 対応するビツトの論理和をとることによつて可
能となることが表３から理解できる。但しこの場
合のCMPiは実施例１の場合と逆のD_A≦D_Bの検
出を行なつているので第３図Ａは第２図Ａと異な
り、CMP_1〜4はNORゲートの入力となる。CMR
Ｏ／の出力結果は実施例１と同様論理“１”でD_A
＞D_B論理“０″でD_A≦D_Bである。 （発明の効果） 本発明により浮動小数点の正規化桁合せを高速
に処理する事ができ、また規則性にすぐれた簡易
な回路構成で実現される事により集積回路構成上
有利である。 （発明のまとめ） 本発明は、上記の発明の効果を有すると共に、
２の補数形式の表現、或いはその他の形式の表現
にも容易に応用しうるものである。

【図面の簡単な説明】

第１図は従来回路のブロツク図、第２図は本発
明の第一の実施例の回路図であり第３図は本発明
の第二の実施例の回路図である。 ｉ……ユニツト番号、N_Tｉ……トランスフア
ーゲート（ｎチヤンネルMOSトランジスタ）、
Ni……ｎチヤンネルMOSトランジスタ、G_0〜4…
…ゲート、である。

Claims (1)

1. 【特許請求の範囲】 １ 複数桁から構成されるビツト列から成り、同
   じビツトの重みづけを有する第一のデータと第２
   のデータに対して一方のデータ或いは両方のデー
   タのビツトパタン列について上位のビツトより先
   行するビツトパタンの論理“０”或いは論理
   “１”を検出する手段と、前記検出が隣合う上位
   ビツト群で発生したか否かの情報を下位ビツト群
   に伝搬する手段を有し、更に前記情報伝達信号
   と、第二のデータのビツトパタン列とで各々対応
   するビツト相互で論理をとり、第一のデータの先
   行“１”より上位ビツトに第二のデータの先行
   “１”が、或いは第一のデータの先行“０”より
   上位ビツトに第二のデータの先行“０”が存在す
   るか否か、或いはそのいずれをも検出する手段を
   有することを特徴とする回路。 ２ 前記先行ビツトパタン検出信号により、第一
   のデータ列、第二のデータ列のビツトシフトを制
   御する構成または第一のデータ列、或いは第二の
   データ列の大小により浮動小数点データ形式の制
   御をする構成を含む特許請求の範囲第１項記載の
   回路。