JPH0616263B2 - バレルシフタ - Google Patents
バレルシフタInfo
- Publication number
- JPH0616263B2 JPH0616263B2 JP59092448A JP9244884A JPH0616263B2 JP H0616263 B2 JPH0616263 B2 JP H0616263B2 JP 59092448 A JP59092448 A JP 59092448A JP 9244884 A JP9244884 A JP 9244884A JP H0616263 B2 JPH0616263 B2 JP H0616263B2
- Authority
- JP
- Japan
- Prior art keywords
- level
- shifter
- bit
- output
- selector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
Landscapes
- Shift Register Type Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、数値演算プロセッサなどに用いられるバレル
シフタに係り、特に片チャネル型のMOS（絶縁ゲート
型）トランスファゲートをセレクタとして使用するバレ
ルシフタに関する。
シフタに係り、特に片チャネル型のMOS（絶縁ゲート
型）トランスファゲートをセレクタとして使用するバレ
ルシフタに関する。
一般に、バレルシフタは、データ入力に対して必要に応
じて所望桁だけ一度にビットシフトを行なうために用い
られるものであり、その従来例としてたとえば最大１５
ビットまでシフト可能なバレルシフタを第１図に示して
いる。即ち、１は所定ビット数のデータ入力が並列に導
かれる８ビットシフタ、２は上記８ビットシフタ１の並
列出力が導かれる４ビットシフタ、３は上記４ビットシ
フタ２の並列出力が導かれる２ビットシフタ、４は上記
２ビットシフタ３の並列出力が導かれる１ビットシフタ
である。上記各シフタ１〜４の回路構成は、それぞれシ
フタ制御入力に応じて制御されるセレクタ群によりそれ
ぞれの入力ビットに対して所定桁（８桁、４桁、２桁、
１桁）のビットシフトを行なって、あるいは行なわない
で出力するように結線されている。
じて所望桁だけ一度にビットシフトを行なうために用い
られるものであり、その従来例としてたとえば最大１５
ビットまでシフト可能なバレルシフタを第１図に示して
いる。即ち、１は所定ビット数のデータ入力が並列に導
かれる８ビットシフタ、２は上記８ビットシフタ１の並
列出力が導かれる４ビットシフタ、３は上記４ビットシ
フタ２の並列出力が導かれる２ビットシフタ、４は上記
２ビットシフタ３の並列出力が導かれる１ビットシフタ
である。上記各シフタ１〜４の回路構成は、それぞれシ
フタ制御入力に応じて制御されるセレクタ群によりそれ
ぞれの入力ビットに対して所定桁（８桁、４桁、２桁、
１桁）のビットシフトを行なって、あるいは行なわない
で出力するように結線されている。
いま、上記各シフタ１〜４におけるビットシフタの可否
を選択するためのセレクタとしてたとえばＮチャネル型
MOSトランスファゲートを用いる場合、それぞれのセレ
クタは第２図に示すように構成される。即ち、２１は入
力ビットＢiが一端に導かれる非シフト側ゲート、２２
は上記入力ビットＢiとは所定桁（ｎ）の重みが異なる
入力ビットたとえばＢi+n（本例ではｎは８，４，２，
１のいずれか）が一端に導かれるシフト側ゲート、φは
上記シフト側ゲート２２のゲート電極に導かれるシフト
信号、は前記非シフト側ゲート２１のゲート電極に導
かれる反転シフト信号であり、上記ゲート２１，２２の
各他端は共通接続されてセレクタ出力端となる。したが
って、シフト制御信号入力のφが“０”レベル（Ｏ
Ｖ）、が“１”レベル（＋５Ｖ）のときには、非シフ
ト側ゲート２１が開き、シフト側ゲート２２が閉じるの
で、入力ビットＢiが選択されて出力端２３に現われ
る。上記とは逆に、φが“１”，が“０”のときに
は、シフト側ゲート２２が開き、非シフト側ゲート２１
が閉じるので、入力ビットＢi+nが選択されて出力端２
３に現われる。
を選択するためのセレクタとしてたとえばＮチャネル型
MOSトランスファゲートを用いる場合、それぞれのセレ
クタは第２図に示すように構成される。即ち、２１は入
力ビットＢiが一端に導かれる非シフト側ゲート、２２
は上記入力ビットＢiとは所定桁（ｎ）の重みが異なる
入力ビットたとえばＢi+n（本例ではｎは８，４，２，
１のいずれか）が一端に導かれるシフト側ゲート、φは
上記シフト側ゲート２２のゲート電極に導かれるシフト
信号、は前記非シフト側ゲート２１のゲート電極に導
かれる反転シフト信号であり、上記ゲート２１，２２の
各他端は共通接続されてセレクタ出力端となる。したが
って、シフト制御信号入力のφが“０”レベル（Ｏ
Ｖ）、が“１”レベル（＋５Ｖ）のときには、非シフ
ト側ゲート２１が開き、シフト側ゲート２２が閉じるの
で、入力ビットＢiが選択されて出力端２３に現われ
る。上記とは逆に、φが“１”，が“０”のときに
は、シフト側ゲート２２が開き、非シフト側ゲート２１
が閉じるので、入力ビットＢi+nが選択されて出力端２
３に現われる。
上述したような従来のバレルシフタにおいては、データ
入力の各ビット信号がそれぞれ同じ相（論理レベル）の
まま複数のシフト回路それぞれのセレクタを伝搬するよ
うに動作する。したがって、セレクタとしてＮチャネル
型トランスファゲートが用いられる場合には、その閾値
特性によってデータ入力のうちの＋５Ｖの“１”ビット
の方がＯＶの“０”ビットよりも伝搬速度が遅くなる。
ここで、説明の簡単化のために各セレクタでの“１”レ
ベル伝搬時間をｔ1とすれば、４段のセレクタを通過す
るための最大伝搬時間は４ｔ1になる。同様に、セレク
タとしてＰチャネルトランスファゲートが用いられる場
合には、その閾値特性によってデータ入力のうちの
“０”ビットの方が“１”ビットよりも伝搬時間が遅く
なり、説明の簡単化のために各セレクタでの“０”レベ
ル伝搬時間をｔ0とすれば、４段のセレクタを通過する
ための最大伝搬時間は４ｔ0になる。
入力の各ビット信号がそれぞれ同じ相（論理レベル）の
まま複数のシフト回路それぞれのセレクタを伝搬するよ
うに動作する。したがって、セレクタとしてＮチャネル
型トランスファゲートが用いられる場合には、その閾値
特性によってデータ入力のうちの＋５Ｖの“１”ビット
の方がＯＶの“０”ビットよりも伝搬速度が遅くなる。
ここで、説明の簡単化のために各セレクタでの“１”レ
ベル伝搬時間をｔ1とすれば、４段のセレクタを通過す
るための最大伝搬時間は４ｔ1になる。同様に、セレク
タとしてＰチャネルトランスファゲートが用いられる場
合には、その閾値特性によってデータ入力のうちの
“０”ビットの方が“１”ビットよりも伝搬時間が遅く
なり、説明の簡単化のために各セレクタでの“０”レベ
ル伝搬時間をｔ0とすれば、４段のセレクタを通過する
ための最大伝搬時間は４ｔ0になる。
然るに、データ入力の“１”，“０”ビットが同じ時間
で出力することが要求される場合および入出力間伝搬速
度の高速化が要求される場合には、前記従来のバレルシ
フタをそのまま使用することはできないので、その対応
策が強く要望されている。
で出力することが要求される場合および入出力間伝搬速
度の高速化が要求される場合には、前記従来のバレルシ
フタをそのまま使用することはできないので、その対応
策が強く要望されている。
本発明は上記の事情に鑑みてなされたもので、データ入
出力間伝搬速度の高速化が可能であり、必要に応じて入
力データの“１”，“０”ビットを同時に出力すること
が可能な高性能のバレルシフタを提供するものである。
出力間伝搬速度の高速化が可能であり、必要に応じて入
力データの“１”，“０”ビットを同時に出力すること
が可能な高性能のバレルシフタを提供するものである。
即ち、本発明は、複数段の単位シフタのそれぞれにＮチ
ャネル型またはＰチャネル型のいずれか一方のMOSトラ
ンスファゲートをセレクタとして使用したバレルシフタ
において、単位シフタ段間の少なくとも１個所にインバ
ータを挿入したことを特徴とするものである。
ャネル型またはＰチャネル型のいずれか一方のMOSトラ
ンスファゲートをセレクタとして使用したバレルシフタ
において、単位シフタ段間の少なくとも１個所にインバ
ータを挿入したことを特徴とするものである。
したがって、入力データの“１”，“０”ビットは途中
段で“０”，“１”レベルの相で伝搬されることにな
り、入出力間の最大伝搬時間が短かくなる。
段で“０”，“１”レベルの相で伝搬されることにな
り、入出力間の最大伝搬時間が短かくなる。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第３図に示すバレルシフタは、第１図を参照して前述し
た従来例のバレルシフタに比べて、単位シフタ１〜４の
各段間のうち中間の段間（本例では４ビット用単位シフ
タ２と２ビット用単位シフタ３との間）に各ビット用の
インバータ３１…がそれぞれ挿入されている点、および
終段の単位シフタ４の出力側にも各ビット用のインバー
タ３２…が接続されている点が異なり、その他は同じで
あるので、第１図中と同一符号を付してその説明を省略
する。
た従来例のバレルシフタに比べて、単位シフタ１〜４の
各段間のうち中間の段間（本例では４ビット用単位シフ
タ２と２ビット用単位シフタ３との間）に各ビット用の
インバータ３１…がそれぞれ挿入されている点、および
終段の単位シフタ４の出力側にも各ビット用のインバー
タ３２…が接続されている点が異なり、その他は同じで
あるので、第１図中と同一符号を付してその説明を省略
する。
なお、各シフタ１〜４のセレクタとしてＮチャネルトラ
ンスファゲートが用いられて、その“１”レベル出力が
たとえば＋３Ｖ，“０”レベル出力がＯＶである場合
（つまり、セレクタ出力が＋３Ｖ〜０Ｖの間を変化する
場合）には、インバータ３１…および３２…の入力閾値
電圧を上記変化範囲のほぼ中央値（＋1.5Ｖ）に設定し
ておくものとする。上記とは逆に、セレクタとしてＰチ
ャネルトランスファゲートが用いられて、その“１”レ
ベル出力が＋５Ｖ、“０”レベル出力がたとえば＋２Ｖ
である場合（つまり、セレクタ出力が＋５〜＋２Ｖの間
を変化する場合）には、インバータ３１…および３２…
の入力閾値電圧を上記変化範囲のほぼ中央値（＋3.5
Ｖ）に設定しておくものとする。
ンスファゲートが用いられて、その“１”レベル出力が
たとえば＋３Ｖ，“０”レベル出力がＯＶである場合
（つまり、セレクタ出力が＋３Ｖ〜０Ｖの間を変化する
場合）には、インバータ３１…および３２…の入力閾値
電圧を上記変化範囲のほぼ中央値（＋1.5Ｖ）に設定し
ておくものとする。上記とは逆に、セレクタとしてＰチ
ャネルトランスファゲートが用いられて、その“１”レ
ベル出力が＋５Ｖ、“０”レベル出力がたとえば＋２Ｖ
である場合（つまり、セレクタ出力が＋５〜＋２Ｖの間
を変化する場合）には、インバータ３１…および３２…
の入力閾値電圧を上記変化範囲のほぼ中央値（＋3.5
Ｖ）に設定しておくものとする。
上記構成のバレルシフタにおいては、入力データのうち
の“１”ビットは、２段のセレクタ１，２を“１”レベ
ルのまま通過したのちインバータ３１で反転されて
“０”レベルになり、さらに残りの２段のセレクタ３，
４を“０”レベルで通過したのちインバータ３２で再反
転されて元の“１”レベルに戻って出力することにな
る。同様に、入力データのうちの“０”ビットは、２段
のセレクタ１，２を“０”レベルのまま通過したのちイ
ンバータ３１で反転されて“１”レベルになり、さらに
残りの２段のセレクタ３，４を“１”レベルで通過した
のちインバータ３２で再反転されて元の“０”レベルに
戻って出力することになる。
の“１”ビットは、２段のセレクタ１，２を“１”レベ
ルのまま通過したのちインバータ３１で反転されて
“０”レベルになり、さらに残りの２段のセレクタ３，
４を“０”レベルで通過したのちインバータ３２で再反
転されて元の“１”レベルに戻って出力することにな
る。同様に、入力データのうちの“０”ビットは、２段
のセレクタ１，２を“０”レベルのまま通過したのちイ
ンバータ３１で反転されて“１”レベルになり、さらに
残りの２段のセレクタ３，４を“１”レベルで通過した
のちインバータ３２で再反転されて元の“０”レベルに
戻って出力することになる。
したがって、入力データのうちの“１”ビット，“０”
ビットは、それぞれ入出力間における“１”レベルでの
ゲート伝搬段数が同じになると共に“０”レベルでのゲ
ート伝搬段数が同じになるので、“１”ビット，“０”
ビットが同じ時間で出力するようになる。
ビットは、それぞれ入出力間における“１”レベルでの
ゲート伝搬段数が同じになると共に“０”レベルでのゲ
ート伝搬段数が同じになるので、“１”ビット，“０”
ビットが同じ時間で出力するようになる。
また、各ビットの入出力間伝搬時間は、“１”レベルで
の伝搬が行なわれるゲートの伝搬時間ｔ1の２段分と、
“０”レベルでの伝搬が行なわれるゲートの伝搬時間ｔ
0の２段分と、インバータの伝搬時間ｔとの和である
が、ｔ≪２ｔ1＋２ｔ0であるので、２ｔ1＋２ｔ0と見倣
すことができる。この値は、セレクタにＮチャネルゲー
トを用いた場合に“０”レベルのまま伝搬する時間４ｔ
0あるいはセレクタにＰチャネルゲートを用いた場合に
“１”レベルのまま伝搬する時間４ｔ1に比べれば大き
くなるが、従来例における最大伝搬時間よりも小さくな
る。即ち、従来例においてセレクタとしてＮチャネルゲ
ートを用いた最大伝搬時間４ｔ1に比べて上記実施例に
おける伝搬時間は ４ｔ1−（２ｔ1＋２ｔ0）＝２（ｔ1−ｔ0）（但し、ｔ1＞ｔ0） だけ小さい。また、上記実施例における伝搬時間は従来
例においてセレクタとしてＰチャネルゲートを用いた場
合の最大伝搬時間４ｔ0に比べて ４ｔ0−（２ｔ1＋２ｔ0）＝２（ｔ0−ｔ1）（但し、ｔ0＞ｔ1） だけ小さい。
の伝搬が行なわれるゲートの伝搬時間ｔ1の２段分と、
“０”レベルでの伝搬が行なわれるゲートの伝搬時間ｔ
0の２段分と、インバータの伝搬時間ｔとの和である
が、ｔ≪２ｔ1＋２ｔ0であるので、２ｔ1＋２ｔ0と見倣
すことができる。この値は、セレクタにＮチャネルゲー
トを用いた場合に“０”レベルのまま伝搬する時間４ｔ
0あるいはセレクタにＰチャネルゲートを用いた場合に
“１”レベルのまま伝搬する時間４ｔ1に比べれば大き
くなるが、従来例における最大伝搬時間よりも小さくな
る。即ち、従来例においてセレクタとしてＮチャネルゲ
ートを用いた最大伝搬時間４ｔ1に比べて上記実施例に
おける伝搬時間は ４ｔ1−（２ｔ1＋２ｔ0）＝２（ｔ1−ｔ0）（但し、ｔ1＞ｔ0） だけ小さい。また、上記実施例における伝搬時間は従来
例においてセレクタとしてＰチャネルゲートを用いた場
合の最大伝搬時間４ｔ0に比べて ４ｔ0−（２ｔ1＋２ｔ0）＝２（ｔ0−ｔ1）（但し、ｔ0＞ｔ1） だけ小さい。
また、インバータ３１…および３２…の入力閾値として
セレクタ出力レベル変化範囲のほぼ中央値に設定してい
るので、セレクタ出力の“１”レベル，“０”レベルに
対する動作速度がほぼ等しくなっている。
セレクタ出力レベル変化範囲のほぼ中央値に設定してい
るので、セレクタ出力の“１”レベル，“０”レベルに
対する動作速度がほぼ等しくなっている。
なお、上記実施例は、単位シフタ段間のうち中央の段間
にインバータを挿入したが、中央以外の段間にインバー
タを挿入した場合でも最大伝搬時間が短かくなる。ま
た、単位シフタ段数が多い場合には、１個の段間だけで
なく複数個の段間にインバータを挿入するようにしても
よい。この場合、“１”レベルの相で伝搬する段数と
“０”レベルの相で伝搬する段数とが等しくなるように
インバータ挿入段間を決定しておけば、入力データの
“１”，“０”ビットの同時出力が可能になる。
にインバータを挿入したが、中央以外の段間にインバー
タを挿入した場合でも最大伝搬時間が短かくなる。ま
た、単位シフタ段数が多い場合には、１個の段間だけで
なく複数個の段間にインバータを挿入するようにしても
よい。この場合、“１”レベルの相で伝搬する段数と
“０”レベルの相で伝搬する段数とが等しくなるように
インバータ挿入段間を決定しておけば、入力データの
“１”，“０”ビットの同時出力が可能になる。
また、終段のインバータ３２…は場合によっては省略可
能であり、終段の単位シフタと終段のインバータとの間
に他の回路が挿入される場合もある。
能であり、終段の単位シフタと終段のインバータとの間
に他の回路が挿入される場合もある。
上述したように本発明のバレルシフタによれば、単位シ
フタ段間にインバータを挿入することによってデータ入
出力間伝搬速度を高速化でき、上記インバータの挿入段
の選択によって入力データの“１”，“０”ビットを同
時に出力することができ、従来例のレベルシフタに比べ
て性能を向上させることができる。
フタ段間にインバータを挿入することによってデータ入
出力間伝搬速度を高速化でき、上記インバータの挿入段
の選択によって入力データの“１”，“０”ビットを同
時に出力することができ、従来例のレベルシフタに比べ
て性能を向上させることができる。
第１図は従来のバレルシフタの一例を示す構成説明図、
第２図はバレルシフタの各単位シフタで使用されるセレ
クタの一例を示す回路図、第３図は本発明に係るバレル
シフタの一実施例を示す構成説明図である。 １〜４…単位シフタ、２１，２２…ＮチャネルMOSトラ
ンジスタ、３１，３２…インバータ。
第２図はバレルシフタの各単位シフタで使用されるセレ
クタの一例を示す回路図、第３図は本発明に係るバレル
シフタの一実施例を示す構成説明図である。 １〜４…単位シフタ、２１，２２…ＮチャネルMOSトラ
ンジスタ、３１，３２…インバータ。
Claims (3)
- 【請求項１】複数段の単位シフタのそれぞれにＮチャネ
ル型またはＰチャネル型のいずれか一方のMOSトランス
ファゲートをセレクタとして使用したバレルシフタにお
いて、少なくとも１個の単位シフタ段間にインバータが
挿入されてはなることを特徴とするバレルシフタ。 - 【請求項２】前記インバータは、入力レベルが“１”レ
ベルの相で伝搬する単位シフタの段数と“０”レベルの
相で伝搬する単位シフタの段数とが同じになるように挿
入されてなることを特徴とする前記特許請求の範囲第１
項記載のバレルシフタ。 - 【請求項３】前記単位シフタの終段の出力側にさらにイ
ンバータを具備することを特徴とする前記特許請求の範
囲第１項記載のバレルシフタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59092448A JPH0616263B2 (ja) | 1984-05-09 | 1984-05-09 | バレルシフタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59092448A JPH0616263B2 (ja) | 1984-05-09 | 1984-05-09 | バレルシフタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60236197A JPS60236197A (ja) | 1985-11-22 |
| JPH0616263B2 true JPH0616263B2 (ja) | 1994-03-02 |
Family
ID=14054684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59092448A Expired - Lifetime JPH0616263B2 (ja) | 1984-05-09 | 1984-05-09 | バレルシフタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0616263B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0823809B2 (ja) * | 1990-01-22 | 1996-03-06 | 株式会社東芝 | バレルシフタ |
| JP3272724B2 (ja) * | 1992-01-09 | 2002-04-08 | 沖電気工業株式会社 | バレルシフタ |
-
1984
- 1984-05-09 JP JP59092448A patent/JPH0616263B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60236197A (ja) | 1985-11-22 |
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