KR930006660B1

KR930006660B1 - 논리신호 기억과 전송회로

Info

Publication number: KR930006660B1
Application number: KR1019900002504A
Authority: KR
Inventors: 가즈히로 사가시다; 요시기 쓰지하시; 다께시 하시쯔메
Original assignee: 미쓰비시 뎅끼 가부시끼가이샤; 시기 모리야
Priority date: 1989-03-09
Filing date: 1990-02-27
Publication date: 1993-07-22
Also published as: DE4007223C2; DE4007223A1; US5173870A; KR900015464A; JPH02235434A; JP2540934B2

Abstract

내용 없음.

Description

논리신호 기억과 전송회로

제1도는 본 발명의 제1실시예의 논리회로도.

제2도는 제1도의 래치회로의 작동을 설명하는 타이밍차트.

제3도는 본 발명의 제2실시예의 논리회로도.

제4도는 본 발명의 제3실시예의 논리회로도.

제5도는 종래 래치회로의 한 예의 논리회로도.

제6도는 소자를 사용하는 제5도에 도시한 회로의 일부의 회로도.

제7도는 제5도의 래치회로에서의 절점 i와 j상의 전위 사이의 관계를 표시하는 도면.

제8도는 상보형 입력신호쌍을 수신하는 전가산기의 한 예의 회로도.

제9도는 정수곱셈기의 구성을 보인 개략적 블록도.

* 도면의 주요부분에 대한 부호의 설명

5 : 입력단자 7,8 : 출력단자

22,23 : 데이터 유지 인버터 26 : 전송게이트

24,25 : 기록제어단자 29d : 데이터유지부

80 : 전 가산기 어레이 81, 82 : 입력회로부

84 : 전 가산기 85 : 출력회로

본 발명은 일반적으로 논리신호기억과 전송회로에 관한 것으로서, 특히 복수개의 한쌍의 회로블록 사이에서 상보적 신호전송을 제어하기 위한 논리 회로에 관한 것이다.

전 가산기는 전형적인 논리회로의 하나로서 알려져 있다.

전 가산기는 입력된 가수(加數)에 대응하는 디지탈 신호와 자릿수를 올리는 것을 고려한 피 가산기에 대응하는 디지탈 신호의 작동을 가산하고, 그리고 거의 합계에 대응하는 디지탈 신호를 출력하는 회로이다.

전가산기는 자릿수 올림의 유무를 표시하는 자리올림 신호를 수신한다.

이 전가산기는 예를 들면 부동소수점 곱셈기로 구성되는 정수곱셈기로서 사용되고 그리고 부동 소수점곱셈기의 작동속도를 결정하는 중요한 회로 부분으로서 역활한다.

제9도는 정수곱셈기의 계산상태를 표시하는 약블록도이다.

이 도면을 참조하여 피승수(X)와 승수(Y)가 이 정수 곱셈기에서 입력회로부(81,82)를 통하여 전가산기(80)에 각각 입력된다.

행렬로 배열된 많은 전가산기로 구성되는 전가산기 어레이(80)는 피승수(X)와 승수(Y)의 부분곱을 계산한다.

전 가산기 어레이(80)에서 계산된 부분적인 저 가산기(84)에 래치회로(83)를 통하여 입력된다.

이 전가산기(84)는 래치회로(83)를 통하여 입력된 부분곱 모두를 가산하고 그리고 피승수(X)와 승수(Y)의 곱을 얻는다.

전가산기(84)가 얻은 X×Y의 곱셈결과는 출력회로(85)를 통하여 출력된다.

근년에 있어서는 미국특허에서 개시된 전가산기는 위에서 언급한 정수곱셈기의 작동속도를 증가하기 위해 부분곱을 계산하는 전가산기어레이(80)를 구성하는 전계산기로서 사용되는 것이 공개되었다.

제8도는 미국특허에서 개시된 개량된 전가산기의 구성을 도시한 회로도이다.

제8도는 참조하면, 이 전가산기의 특성은 모든 입력신호와 출력신호가 상보형 신호쌍에 의해 구성되는 것이다.

즉, 이 전가산기는 피가수신호(A)와 그의 역신호

, 가수신호(B)와 그의 역신호

와, 그리고 자리를올림신호(cin)와 그의 역신호

을 수신하고 그리고나서 피가수신호(A)와 가수신호(B)의 합계를 계산한다.

그리고나서 전가산기 합계신호와(S) 그의 역신호

그리고, 자리올림 출력신호(CO)와 그의 역신호

로서의 계산된 결과를 출력한다.

한편, 종래의 전가산기는 피 가수신호, 가수신호의 역신호, 그리고 올림입력신호를 비 역전상태나 또는 역전상태에서만 수신하고, 그리고 합계신호와 자리올림출력신호와 같은 이계산된 결과를 비역전 상태나 또는 역전상태에서만 출력한다.

상기 종래의 전가산기에 있어서 역신호는 그 자체에 형성된다.

그리고, 역 신호를 발생하는데 소요된 시간이 가산작동을 지연되게 하는 문제가 있다.

반면에 제8도의 전 가산기가 그의 입력으로서 상보형 신호를 수신하도록 상술한 구성을 가지기 때문에 역신호가 전 가산기에서 형성되는 것이 필요치 않고 그리고 전 가산기작동은 고속으로 실행될 수 있다는 효과가 있다.

종래의 것과 다른 이 전가산기는 제9도의 최종 단계에서 전 가산기어레이(80)와 전 가산기(84)를 위애 사용될때, 전 가산기어레이(80)는 상보형신호쌍이 된다.

그러므로, 최종단계에서 전 가산기어레이(80)과 전가산기(84)사이에 제공된 래치회로(83)는, 필요하다면, 계속되는 단계에서 상보형 신호쌍을 유지하고 그리고 급속히 그 쌍을 전가산기(84)로 제공하는데 요구된다.

일반적으로 상보신호쌍을 사용하는 상기 동작은 종래보다 더 두배의 신호선이 요구되는 위험을 수반하기 때문에 주로 고속동작이 요구되는 회로 부분이나 또는 CPU(중앙처리장치)의 데이터 실행장치에 적용된다.

그러므로서, 이 회로부분에 포함된 래치회로는 종래보다도 보다 계속하는 단계에 상보신호쌍을 더욱 급속하게 전송하기 위한 기능이 필요하다.

제5도는 종래의 래치회로의 한 예의 회로도이다.

제5도를 참조하면, 래치회로는 입력데이타 신호 D인 논리고("H"레벨) 또는 논리저(

레벨)를 증폭하는 데이터 증폭인버터(1)와, 데이터로서 입력데이터 신호 D를 유지하는 데이터유지부(29d)와, 그리고 서로가 상보적인 출력데이터 신호(Q,

)로서 계속하는 단계에서 데이터 유지부(29d)에 의해 유지되는 데이터를 증폭하고 그리고 상기 래치회로에 데이터를 출력하는 데이터 인버터(3,4)로 구성된다.

데이터 유지부(29d)는 입력단자(5), 출력단자(7,8) P채널 MOS트랜지스터와 N채널 MOS트랜지스터의 병렬접속을 가지는 전송게이트(26), 전송게이트(26) ON/OFF를 제어하는 상보신호쌍(T)에 의해 공급되는 기록제어단자(24,25)그리고 입력단자(5)에서 입력된 데이터를 유지하는 데이터유지인버터(22,23)로 구성된다.

데이터 유지인버터(22)의 입력단자는 데이터 유지인버터(23)의 출력단자에 접속되고, 한편 데이터 유지인버터(22)의 출력단자는 데이터 유지인버터(22)의 출력단자는 데이터유지부(23)의 입력단자에 접속된다.

인버터(22)의 출력단자와 인버터(23)의 입력단자의 접속점은 출력단자(8)에 연결된다.

더욱, 입력단자(5)는 전송게이트(26)경우 인버터(22)의 출력단자와 인버터(23)의 입력단자의 접속점(절점i)에 접속된다.

인버터(22)의 출력단자와 인버터(23)의 입력단자의 접속점(절점j)은 출력단자(8)에 접속된다. 기록제어단자(24,25)는 각각 전송게이트(26)를 구성하는 N채널 MOS트랜지스터와 P채널 MOS트랜지스터의 게이트에 연결된다.

인버터(1)의 출력단자는 데이터유지부(29d)의 입력단자(5)에 접속되고, 그리고 인버터(3,4)의 입력단자는 각각 데이터 유지부(29d)의 출력단자(7,8)에 접속된다.

이 회로의 작동은 다음과 같이 설명한다. "H"와 "L"의 전위레벨이 각각 신호(i, ij)로서 기록제어단자(24,25)에 적용될때, 전송게이트(26)를 구성하는 N채널 MOS트랜지스터와 P채널 MOS트랜지스터는 ON이 되고, 그래서 전송게이트(26)는 ON이 된다.

한편, 기록될 입력데이터신호(D)는 인버터(1)에 의해 반전되고 그리고 증폭되고 입력단자(5)에 전송된다.

그 결과, 입력단자(5)에 전송된 입력데이터 신호의 반전신호 (

)는 인버터(22)의 입력단자에 전송된다.

인버터(22)의 입력단자에 전송된 데이터신호는 인버터(22)에 의해 반전되고 그리고 더욱 인버터(23)에 입력된다.

즉, 절점(i, j)상의 전위레벨은 입력데이터신호(D)에 의해 결정된다.

이것은 데이터 기록상태라 불리운다.

만약 상기와 같이 기록된 입력데이터 신호가 후에 입력되는 신호에 응답에 응답하여 입력단자(5)로 변화하지 않게 유지되면, 기록제어단자(24,25)에 인가된 신호(i, ii)의 전위레벨은 각각 "L" 레벨과 "H"레벨이 되게 각기 반전된다.

따라서, 전송게이트(26)은 OFF가 되고 그리고, 더욱, 입력단자(5)에 입력된 신호는 인버터(22)의 입력 단자에 전송되지 않는다.

한편, 인버터(23)의 출력은 인버터(22)의 입력단자에 귀환된다.

그러므로서, 절점(i)상의 전위레벨은 인버터(23)의 출력에 응답하는 기록상태에서의 레벨로 유지된다. 게다가 절점(j)상의 전위레벨도 역시 기록상태의 레벨로 유지된다.

즉, 미리 입력된 입력데이터신호는 인버터(22,23)의 접속점에서 유지된다.

이것은 데이터 유지상태라 불리어진다.

위에서 언급한 바와 같이, 전송게이트(26)를 ON/OFF스위칭하는 것은 데이터 기록상태와 데이터유지상태 사이의 스위칭을 허용한다.

입력데이터 신호는 출력단자(7,8)에서 유도된다. 환언하면, 입력데이터신호(D)가 인버터(1)에 의해 반전되고 증폭된 신호는 출력단자(7)에서 유도되고 그리고 이 유도된 신호에서 반전된 신호는 출력단자(8)에서 유도된다.

상기와 같이 유도된 상보신호쌍의 신호는 각각 인버터(3,4)에 의해 반전되고 증폭하며 그리고 계속하는 단계의 가산기에 입력된다.

인버터(1,22,23)중 "전류처리가능출력"의 관계에 대해 지금 설명된다.

트랜지스터의 전류처리가능출력은 인버터가 동력공급에서 접지까지 이송할수 있는 전류의 량을 뜻한다.

전류의 이량이 증가 되었을때, 즉 인버터를 구성하는 트랜지스터의 ON저항이 감소되었을때, 인버터의 전류처리가능출력은 증가하게 된다. 인버터(23)의 전류처리 가능출력은 인버터(22)의 그것보다 더 낫다.

이것은 인버터(23)가 인버터(22)의 출력에 응답을 확실하게 작동되기 때문에 가능하다.

더욱, 인버터(1,23)의 전류처리가능출력의 조절은 유지되는 입력데이터 신호가 거기의 반전된 신호에 응답으로 재기록되는 그러한 경우가 생각될 수 있기 때문에 역시 요구된다. 즉, 새로운 입력데이터 신호이다.

이 경우에 있어서, 인버터(23)의 출력에 의해 유지되는 절점(i)상의 전위레벨은 새로운 입력 데이터신호를 수신한 인버터에 의해 입력단자에 전송된 전위레벨에 대향한다.

그래서, 만약 인버터(23)의 전류처리가능출력이 인버터(1)의 그것보다 더 높으면, 절점(i)상의 전위레벨은 인버터(1)의 출력으로 변환하기에는 어렵다.

따라서, 절점(j)상의 전위도 역시 새로운 데이터 신호의 입력으로 변하하는 것은 어렵다.

새로운 입력데이터신호는 데이터 유지부(29d)에서 기록되는데 오랜시간이 걸린다는 문제가 야기하거나 또는 옳은 기록이 실행되지 않는다고 말할 수 있다.

이 문제를 제거하기위해, 인버터(1,23)의 전류처리 가능출력이 역시 서로 조정되어야 한다.

그러므로, 인버(1,22,23)의 전류처리 가능출력은 서로 조정된다.

상보 데이터 신호쌍을 출력하는 종래의 래치회로는 위에서 언급한 바와 같이 형성되고 다음과 같은 문제를 수반한다.

제6도는 인버터(1,23)이 더욱 상세하게 표시되는 제5도에 표시된 종래의 래치회로를 표시한다. 도면을 참조하면, 인버터(1)는 P채널 MOS트랜지스터(Q2)의 직렬접속으로 구성되고 그리고, 고.저압소스(27,28)사이에 배설된다.

유사하게 인버터(23)도 P채널 MOS트랜지스터(Q3)와 N채널 MOS트랜지스터(Q4)의 직렬접속으로 구성되고 그리고, 고.저압소스(27,28)사이에 배치된다.

제7도는 제5도와 제6도에 표시된 래치회로에서 절점(i, j)상의 전위사이의 관계를 표시하는 그래프이다.

이러한 도면에서 가로좌표는 절점(i)상에 전위(vi)를 표시하고 그리고 세로좌표는 절점(j)상에서 전위(vj)를 표시한다.

종래의 래치회로의 포함되는결점은 제6도와 제7도를 참조하여 설명된다. 결점(i)상의 전위레벨이 데이터 유지상태에서 인버터(22,23)에 의해 "L"레벨에서 유지된다고 추정할때, 인버터(22)의 출력전위레벨은 "H"레벨에 이르고, 즉 절점(j)상의 전위레벨은 절점(i)상의 전위레벨 "L"에 응답으로 "H"레벨에 이른다.

더욱, 인버터(23)에서의 트랜지스터(Q4)는 절점(j)상의 전위레벨"H"에 응답으로 ON이 된다. 따라서, 인버터(23)의 출력전이레벨은 "L"레벨로 가고 그리고 절점(i)상의 전위레벨은 "L"레벨에서 유지된다.

상기 데이터 유지상태가 데이터 기록상태로 변하는 그러한 경우가 고려되고 그래서 전송게이트(26)가 ON가 된다.

이때에 만약, 인버터(1)에 입력된 입력데이터 신호(B)의 전위레벨이 "L"레벨에 있으면, 트랜지스터(Q1)는 ON이 된다.

한편, 전송게이트(26)는 ON이 되고 그리고 인버터(23)를 구성하는 트랜지스터(Q4)도 역시 ON이된다.

그러므로, 전류는 트랜지스터(Q1,Q4)를 통하여 고압소스(27)에서 저압소스(28)로 흐른다.

따라서, 절점(i)상의 전이레벨은 트랜지스터(Q4)에 트랜지스터(Q1)의 저항치를 비율에 의해 결정된다.

이리하여, 만일 트랜지스터(Q4)의 저항치가 트랜지스터(Q1)의 그것보다도 더 크게 설정되면, 트랜지스터(Q4)를 통하여 흐르는 전류의 량이 트랜지스터(Q1)를 통하여 흐르는 전류보다 작기 때문에 트랜지스(Q1)가 고압소스(27)에서 절점(i)에 공급하는 고전위는, 입력데이터신호(B)의 전위레벨이 "L"레벨에 갈때, 절점(j)상의 전위에 응답으로 도전되게 하는 트랜지스터(Q4)에 의해 저하되는 것은 어렵다.

따라서, 절점(i)상의 전위레벨은 "H"레벨로 급격히 가고, 이리하여 인버터(22)의 출력전위레벨은 "L"레벨로 급속히 간다.

제7도는 참조하여, 절점(j)상의 전위 (vj)는 절점(i)상의 전위 (vj)의 상보변화를 받는다.

그리므로, "L"레벨에서 "H"레벨로 절점(i)상의 (vi)의 신속한 변화는 입력데이터신호(D)가 출력단자(7,8)에 신속하게 전송된 것을 뜻한다.

그러나, 입력데이터 신호(D)의 전위레벨이 기록상태에서 "H"레벨에 도달할때 인버터(1)에 포함된 트랜지스터(Q2)는 절점(i)상의 전위레벨은 절점(j)상의 전위레벨이 "H"레벨로 가는 동안 "L"레벨로 가고 이리하여 인버터(23)에 포함되는 트랜지스터(Q4)는 ON이 되어야 한다. 즉, 트랜지스터(Q4)의 전류처리 가능 출력이 크면 클수록 입력데이터신호(D)는 더욱 빠르게 출력단자(7,8)에 전송된다.

그러나, 트랜지스터(Q4)의 전류처리 가능출력은 트랜지스터(Q4)의 ON 저항치가 증가함에 따라 감소한다. 즉, 절점(i)상의 전위레벨은 천천히 "L"레벨로 간다. 게다가, 절점(j)상의 전위레벨도 역시 "H"레벨로 천천히 간다.

이것은 그 전위레벨이 "H"레벨일때, 입력데이터 신호 (D)의 전송율이 감소하는 것을 뜻한다. 반면에 절점(i)상의 전위레벨이 데이터 유지 상태에서 인버터(22,23)에 의해 "H"레벨에서 유지된다고 추정하면, 인버터(22)의 출력전위 레벨이 "L"레벨에 이르고, 즉, 절점(j)상의 전위 레벨이 절점(i)상의 전위레벨 "H"에 응답하로 "L"레벨에 도달한다.

더욱, 인버터(23)에서의 트랜지스터(Q3)는 절점(j)상의 전위레벨은 "H"로 가고, 그리고 절점(i)상의 전위레벨은 "H"레벨에서 유지된다.

상기 데이터 유지상태가 데이터 기록상태로 변하는 그러한 경우나 고려되고, 그래서 전송게이트(26)가 ON이 된다.

이때에, 만약 인버터(1)입력된 입력데이터 신호(D)의 전유레벨이 "H"레벨에 있으면 트랜지스터(Q2)는 ON이 된다.

한편, 전송게이트(26)는 ON되고, 그리고 인버터(23)를 구성하는 트랜지스터(Q3)도 역시 ON이 된다.

그러므로, 전류는 고압소스(27)에서 저압소스(28)로 트랜지스터(Q3,Q2)을 통하여 흐른다.

따라서, 절점(i)상의 전위레벨을 트랜지스터 Q2에서 트랜지스터 Q3 까지의 ON저항치의 비율에 의해 결정된다. 이리하여, 만일 트랜지스터(Q2)의 저항치가 트랜지스터(Q3)의 그것보다 작게 설정되면, 트랜지스터(Q2)를 통하여 흐르는 전류의 량이 트랜지스터(Q3)를 통하여 흐르는 그것보다 더 크기 때문에 트랜지스터(Q3)가 고압소스(27)에서 절점(i)으로 공급하는 고전위는 입력데이터 신호(D)의 전위레벨이 "L"레벨로 갈때 트랜지스터(Q2)에 의해 용이하게 저하된다,

따라서, 절점(i)상의 전위레벨은 신속히 "L"레벨로 가고, 이리하여 인버터(22)의 출력전위레벨도 역시 신속히 "H"레벨로 간다.

이것은 입력데이터신호(D)가 출력단자(7,8)에 신속히 전송되는 것을 뜻한다. 그러나, 입력데이터신호(D)의 전위레벨이 기록상태에서 "L"레벨에 도달할때, 인버터에 포함되는 트랜지스터(Q3)는 절점(i)에 저압소스(28)의 전위레벨 "H"레벨을 전송하게 ON이 된다.

결과적으로 절점 (i)상의 전위레벨은 절점(j)상의 전위레벨이 "L"레벨에 가는동안 "H"레벨에 가고, 이러하여 인버터(23)에 포함하는 트랜지스터(Q3)은 ON이 되어야 한다.

그러므로, 이 경우에 있어서는 절점(i)상의 전위레벨은 결점(j)상의 전위레벨에 응답으로 도전이 되게 하는 트랜지스터(Q3)에 의해 "H"레벨에 용이하게 올라가게된다.

그것은 트랜지스터(Q3)의 전류처리 가능출력이 크면 클수록 입력데이터신호(D)는 더욱 빠르게 출력단자(7,8)에 전송된다고 말할 수 있다.

그러나, 트랜지스터(Q3)의 전류처리 가능출력은 트랜지스터(Q3)의 ON 저항치가 증가할때 따라 감소한다.

즉, 만일 트랜지스터(Q3)의 저항치가 작게 설정되면 절점(i)상의 전위레벨은 느리고 "H"레벨로 간다. 게다가 절점(j)상의 전위레벨도 역시 느리게 "L"레벨로 간다.

이것은 입력데이터신호(D)의 전송율의 그의 전위레벨이 "L"레벨일때 감소하는 것을 의미한다. 위에서 언급한 바와 같이 입력데이터신호(D)로서 적용된 전위레벨 "L"의 신호가 더 빨리 전송될수록 전위레벨 "H"의 신호는 더욱 늦게 전송된다.

반면에 전위레벨 "H"의 신호가 더 빨리 전송되면 전위레벨 "L"의 신호는 더 늦게 전송된다.

그것은 전위레벨 "L"과 "H"의 양신호의 전송율을 향상하는 한계가 있다고 말할수 있다.

그 결과로서, 입력데이터 신호의 전송율이 종래의 래치회로에서 낮다고 하는 문제가 있다. 더욱, 다음문제는 상보 신호쌍, 즉 2개의 출력신호는 동시에 같은 것을 요구하는 동일한 계속의 단계에서 한 회로에 입력되었을때 종전의 래치회로에서 일어난다.

그것은 제5도에서 도시된 것과 같이, 상기 상보 신호쌍의 한 신호가 다른 신호가 인버터(22)의 출력단자에서 유도되는 동안, 인버터(22)의 입력단자에서 유도된다고 말할 수가 있다.

그러므로, 인버터(22)에서 지연시간의 차이는 상기 계속의 단계에서 회로에 상기 상보신호쌍의 각 신호를 전송하기 위해 필요한 시간에서 발생한다.

이것은 같은 시간에 2개의 상보신호를 요구하는 계속의 단계에서 회로가 신호의 전송에서 지연을 발생하기 때문에 바람직하지 못하다.

따라서, 계속적인 회로단계 사이의 입력데이터신호를 신속하게 전송하는 논리신호기억과 전송회로를 제공하는 것이 이 발명의 한 목적이다.

어느 한 방향으로 논리신호레벨에서의 전송변화의 고율에서 그곳사이를 통과하는 계속적인 회로단계를 서로 접속하는 논리신호기억과 전송회로를 제공하는 것이 본 발명의 다른 목적이다.

계속적인 회로단계사이의 상보신호쌍을 전송하는 논리신호기억과 전송회로를 제공하는 것이 본 발명의 또 다른 목적이다.

계속적인 가산기회로 단계 사이의 전송회로와 개량된 논리신호기억을 통합하는 고속전가산기회로를 제공하는 것이 본 발명의 또다른 목적이다.

개량된 논리신호기억과 전송회로를 통합하는 고속 곱셈기회로를 제공하는 것이 본 발명의 또 하나의 다른 목적이다.

이 발명은 대응하는 상보출력신호를 제공하는 상보출력단자와 상보 입력신호를 수신하는 상보 입력단자를 가지는 전송회로와 논리신호기억에 관한 것이다.

이 논리신호기억과 전송회로는 상보입력과 출력단자 사이에 각각 제1과 제2신호흐름조를 창출하는 상호 접속회로, 입력단자에서 상보데이터쌍을 유지하는 상호접속회로에서 논리소자의 교차 결합쌍을 포함하는 데이터 유지회로, 그리고 데이터유지회로르 제어하는 회로로 구성된다.

이 발명에 따라, 데이터 유지회로는 거기의 데이터를 반전하는 상보데이터쌍중의 하나를 수신하는 제1반전회로, 그리고 거기의 데이터를 반전하는 상보 데이터쌍중의 다른 하나를 수신하는 제2반전회로로 구성된다.

제1반전회로의 출력은 제2반전회로의 입력에 결합되고, 그리고 제2반전회로의 출력은 제1반전회로의 입력에 결합된다.

바람직한 실시예에 따라 데이터 유지회로를 제어하는 회로는 제1반전회로의 입력과 상보 입력단자중의 하나에서 전송되는 상보데이터 쌍중의 하나에 접속되는 제1전송게이트와 그리고 거기의 ON/OFF를 제어하는 제어신호를 수신하는 제1과 제2전송게이트에 공통으로 접속되는 제어 신호 입력단자로 구성된다.

더욱 바람직한 실시예에 따라, 제1과 제2전송게이트는 하나의 N채널 MOS트랜지스터 또는 하나의 P채널 MOS트랜지스터로 구성된다.

제1과 제2전송게이트의 MOS트랜지스터는 제어 신호 입력단자에 접속된 그들의 게이트 단자를 가진다.

더욱, 다른 실시예에 따라 제1과 제2전송게이트는 공통으로 접속된 그들의 각소스와 공통으로 접속된 그들의 각 드레인을 가지는 하나의 N채널 MOS트랜지스터로 구성된다.

또 다른 실시예에 따라, 데이터 유지회로는 두개의 입력을 가지는 제1과 제2 NOR회로로 구성되고 그리고 데이터 유지회로를 제어하는 회로는 제1NOR회로로 구성되고 그리고 데이터유지회로를 제어하는 회로는 제1NOR회로의 하나의 입력과 상보 입력단자중의 하나에서 전송되는 상보 데이터 쌍중의 하나와의 사이를 접속한 제1전송게이트, 제2NOR회로의 한 입력과 다른 입력단자에서 다른 상보데이터 사이를 접속하는 제2전송게이트, 그리고, 거기의 ON/OFF를 제어하는 제어신호를 수신하는 제1과 제2의 전송게이트에 공통으로 접속되는 제어신호를 입력단자로 구성된다.

제1NOR회로의 출력은 제2NOR회로의 한 입력에 접속되고, 제2NOR회로의 출력은 제1NOR회로의 한 입력에 접속되고 제1NOR회로의 다른 입력은 제1외부 제어 입력단자에 접속되고, 그리고 제2NOR회로의 다른 입력은 제2외부제어 입력단자에 접속된다.

이 발명의 특정의 관점에 따라, 이 발명에 따른 신호 기억과 전송회로는 상보 데이터쌍을 수신하는 상보 신호 입력단자 쌍, 상보 신호를 출력하는 상보 신호 입력단자쌍의 한 단자에 접속된 그의 입력을 가지는 제1인버터 회로, 그리고 상보신호 입력단자쌍의 다른 단자에 접속된 그 입력을 가지는 제2인버터 회로로 구성된다.

제1인버터 회로는 상보신호출력단자 쌍중의 하나의 단자에 접속된 그의 출력을 가지고, 제2인버터 회로는 상보 신호 출력단자 쌍중의 다른 단자에 접속된 그의 출력을 가지고, 제1인버터회로는 제2인버터 회로의 출력에 접속된 그의 입력을 가지고, 제2인버터회로는 제1인버터회로의 출력에 접속된 그의 입력을 가진다.

이 논리신호기억과 접속회로는 더욱 거기에 접속된 제1인버터회로의 입력과 상보 신호 입력단자 쌍중의 하나의 단자 사이를 접속하는 제1MOS트랜지스터, 거기에 접속된 제2인버터회로의 입력과 상보 신호 입력단자쌍의 다른 단자와의 사이를 접속된 제1MOS트랜지스터의 그것과 같은 도전형의 제2MOS트랜지스터 그리고 거기의 ON/OFF를 제어하는 신호를 수신하는 제1과 제2MOS트랜지스터의 게이트에 공통으로 접속된 제어신호 입력단자로 구성된다.

상기와 같이 이 발명에 따른 논리신호기억과 전송회로는 상보 데이터 쌍으로서 승수 데이터와 피 승수데이터 부분곱을 출력하는 부분곱계산회로의 출력을 유지하는 래치회로서 상보 데이터 전파를 요구하는 곱셈기에서 바람직하게 사용되고, 그리고 부분곱의 합계를 계산하는 부분곱합계 계산회로의 입력을 전송하거나 또는 상보데이터로서 입력신호와 출력신호를 가지는 전 가산기들 사이의 상보 데이터 전파를 제어하는 래치회로로서 바람직하게 사용된다. 게다가, 논리신호기억과 전송회로가 정의 래치회로로서 사용될때, 부분곱계산회로의 출력과 부분곱합계 계산회로의 입력에 각각 접속된 상보 입력단자와 출력단자를 가진다.

한편, 본 발명에 따른 논리신호기억과 전송회로는 후의 래치회로로서 사용될때, 전 가산기의 적어도 하나의 출력과 전 가산기의 적어도 다른 하나의 입력에 각각 접속된 상보 입력과 출력단자를 가지고 그리고, 그것은 전의 전 가산기와는 다르다. 이 발명에 따른 논리신호기억과 전송회로는 위에서 언급한 것과 같은 계산상태를 가지고, 그래서 상보 전파를 성취하기 위해 복수의 회로 블록사이에 설정될때 논리회로는 데이터 쌍을 입력할 수가 있고 공통데이터 유지부에 그것을 유지할 수가 있고 그리고 계속하는 단계에서 회로에 신속히 상보데이터 쌍으로 출력할수 있다.

더욱, 이 발명에 따른 논리신호기억과 전송회로에 의해, 서로 상보적인 2개의 입력데이터 신호는 같은 데이터유지부에서 유지되고 그래서 이러한 신호들을 같은 비율로 계속하는 단계에서 회로에 전송된다.

그래서, 만일 계속하는 단계에서의 회로가 같은 시간에 상보 데이터신호쌍을 요구하는 것이면, 계속하는 단계에서의 회로에 신호의 전송율은 증가되고 이리하여 계속하는 단계에서 회로의 작동속도도 역시 증가하고 거기에 접속된 나아가고 계속하는 단계의 논리회로의 전셀의 작동속도에서의 향상을 초래한다.

그래서 본 발명에 따르는 논리신호기억과 전송회로가 예를 들면, 상보신호쌍을 사용하는 가산작동을 실행하는 전 가산기 사이의 데이터 유지전파회로로서 또는 상보신호쌍을 사용하는 작동을 실행하는 곱셈기에서 사용될때, 전 곱셈기와 가산기에서의 작동속도는 더욱 증가된다.

본 발명의 상기 목적, 특성, 양상 그리고 장점은 첨부도면을 함께 이용할때 본 발명의 다음 상세한 설명에서 더욱 명백하게 된다.

[실시예]

제1도는 이 발명의 논리회로장치의 제1실시예를 설명하는 래치회로의 회로도이다.

제1도를 참조하여, 이 래치회로는 입력데이터신호(D)를 증폭하는 데이터 증폭인버터, 입력데이터신호(D)의, 반전신호(

)를 증폭하는 데이터 증폭인버터(2), 입력데이터를 유지하는 데이터 유지수단인 데이터 유지부(29a) 그리고 계속하는 단계에서 상보신호(Q,

)로서 전송하기 위해 데이터유지부(29a)에서 각 상보출력 신호쌍을 반전하고 증폭하는 데이터 증폭인버터(3,4)로 구성된다.

데이터 유지부(29a)는 입력단자(5,6), 출력단자(7,8), 제어수단을 이루는 전송게이트인 N채널 MOS트랜지스터(10,11), 그리고 인버터(12,13)로 구성된다.

더욱 데이터 유지부(29a)는 N채널 MOS트랜지스터(10,11)를 ON/OFF하는 신호(T)가 입력되는 기록 제어단자(9)로 구성된다.

인버터(12,13)는 그들의 각 출력단자에 교차 결합된 그들의 입력단자를 가지고 있다.

입력단자(5)는 트랜지스터(10)를 경유하여 인버터(12)의 입력단자에 접속되고 그리고 입력단자(6)는 트랜지스터(11)를 경유하여 인버터(13)의 입력단자에 접속된다.

더욱, 인버터(12,13)는 출력단자(7,8)에 각각 접속되는 그들의 출력단자를 가진다.

트랜지스터(10,11)는 기록제어단자(9)에 접속되는 그들의 게이트를 가진다.

인버터(1,2)는 입력단자(5,6)에 각각 접속된 그들의 출력단자를 가지고, 그리고 인버터(3,4)는 출력단자(7,8)에 각각 접속된 그들의 입력단자를 가진다. 데이터 기록상태에서의 이 회로의 작동을 제2도를 참조하여 설정한다.

제2a도에서 i도는 입력데이터신호(D,

) 신호(T), 절점(a,b,c,d)그리고 출력신호(Q,

)의 전위레벨에서 변화의 예를 도시한다.

기록제어단자(9)에 적용된 신호(T)의 전위레벨은 "H"레벨(제2c도 참조)로 올라간다.

이것에 응하여 트랜지스터(10,11)는 ON이 된다. 그러므로, 신호(T)가 올라갈때, 입력데이터 신호(D)(a)도)는 인버터(1)에 의해 반전되어 증폭되고 그리고 입력단자(5)와 트랜지스터(10)를 경유하여 인버터(12)에 입력된다.

동시에 신호(T)가 올라가면, 입력데이터 신호(

) 제2b도는 인버터(2)에 의해 반전되고 증폭되어 입력단자(6)와 트랜지스터(11)를 경유하여 인버터(13)에 입력된다.

따라서, 절점(a,b)상의 전위레벨은 입력단자(5)에 제2d, g도 참조 적용된 전위레벨과 같고, 한편 절점(a,b)상의 전위레벨은 입력단자(5)에 제2d, c도 참조)에 적용된 전위 레벨과 동일하다.

당연한 일로서, 이러한 2개의 전위레벨은 서로가 상보적이다.

절점(a,b,c,d)상의 각 전위레벨은 위와 같이 결정된다.

그것은 서로가 상보적인 입력데이터신호(D,

)는 데이터유지부(29a)에 기록된다.

상보 레벨의 전위는 이리하여 동시에 출력단자(7,8)에 전송된다. 그래서 출력신호(Q,

)는 종래 방법과는 다르게(제2h, i도 참조)로 계속하는 단계에서의 회로에 전송된다.

다음은, 데이터 유지 상태에서 회로의 작동이 설명된다.

신호(T)의 전위레벨은 제 "L"레벨로 변화되고 그리고 트랜지스터(10,11)는 OFF가 된다.

따라서, 종래일때 절점(a,b,c,d)상의 전위레벨, 즉 사전에 기록된 데이터는 신호(T)가 "L"일 동안 입력단자(5,6)에 후에 입력되는 신호의 변화에 응답으로 변화하지 않는다. 한편, 인버터(12,13)는 다른 각 입력에 서로 접속된 각 출력을 가진다.

그래서, 전의 입력데이터에 의해 절점(a)에 적용된 전위레벨은 인버터(13)의 출력에 기인하여 유지된다. 동일하게 전의입력 데이터에 의해 결점(C)에 적용된 전위레벨은 인버터(12)의 출력에 응답으로 유지된다.

이것에 첨가하여, 절점(b,d)상의 전위레벨은 데이터 기록상태에서의 레벨에 유지된다.

즉, 상보 입력데이터 신호쌍 (D,

)이, 신호(T)가 올라갈때, 인버터(12,13)의 접속점(b,d)에서 유지된다.

더욱, 유지되는 상보입력데이터 신호쌍의 신호들은 입력단자(7,8)에서 각각 유도된다.

출력단자(7)에서 유도된 신호는 계속하는 단계에서 회로에 입력되게 인버터(3)에 의해 반전되고 증폭되고, 그리고 출력단자(8)에서 유도된 신호는 계속하는 단계에서 회로에 입력되게 인버터(4)에 의해 반전되고 증폭된다.

다음은 인버터(12,13)에 의해 유도된 데이터가 재기록될때 신호(T)의 전위레벨은 또다른 "H"레벨로 가고(제2c도 참조)그리고, 새로히 기록되는 상보 입력데이터 신호쌍의 신호들은 인버터(1,2)에 각각 입력된다.

신호(T)가 "H"일때, 새로히 기록된 데이터를 유지하는 회로의 작동은 앞에서 설명한 데이터 유지상태에서의 그것과 같다.

다음은, 데이터 유지상태가 기록상태로 돌아올때의 회로의 작동을 상세하게 설명한다.

제2도를 참조하여, 그와 같은 경우도(a), (d)상의 전위레벨이 "L"레벨에서 유지되고, 그리고 절점(b), (C)상의 전위레벨이 데이터 유지상태에서 "H"레벨에 있다는 예를 고려할 수가 있다. 이 상태가 데이터 기록상태로 돌아가고 그리고 트랜지스터(10,11)가 ON이 될때, 인버터(1,2)에 입력된 상보 입력데이터신호쌍(D,

)의 전위레벨이 각각 "L"레벨과 "H"레벨에 있으면 다음것이 발생한다.

절점(a)상의 전위는 인버터(1)의 출력에 응답으로 "H"레벨에 올라가는 경향이 있다. 반면에 절점(c)상의 전위는 인버터(2)의 출력에 응답으로 "L"레벨에 떨어지는 경향이 있다. 결과로서, 절점(b)상의 전위는 인버터(12)의 출력에 응답으로 "L"레벨에 떨어지는 경향이 있고 한편 절점(d)상의 전위는 인버터(13)의 출력에 응답으로 "H" 레벨에 올라가는 경향이 있다.

더욱 절점(a, d)은 서로가 접속되고 한편 절점(b, c)도 역시 서로 접속된다.

그러므로, 절점(a)상의 전위는 절점(d)상의 전위의 상승에 의해 가속화되어 상승한다. 결과로서, 절점(b)상의 전위는 "L"레벨에 신속하게 떨어진다. 즉, 인버터(1)에 입력된 입력데이터 신호는 출력단자(7)에 신속하게 전송된다. 유사하게 절점(C)상의 전위는 절점(b)상의 전윈의 낙하게 의해 가속화되어 떨어진다. 결과로서 절점(d)상의 전위는 "H"레벨에 신속히 올라간다.

따라서, 인버터(2)에 입력된 입력데이터 신호(D)는 출력단자(8)로 신속히 전송된다. 상기예와 반대로 절점(a)상의 전위레벨이 절점(c)의 그것이 "L"레벨이 있을동안 절점(a)상의 전위레벨 "H"레벨에서 유지되는 상태 데이터기록 상태로 돌아가고, 그리고 입력데이터 신호(

)가 "L"레벨에 떨어지는 동안 데이터신호(D)가 "H"레벨에 도달할때 절점(a, b)와 절점(b, c)는 상기 보기에서와 같이 새로운 입력데이터 신호에 기인하여 전위레벨의 변화로 서로 가속화된다.

따라서, 상보 입력데이터 신호상(D,

)를 상기예에서와 같이 출력단자(7,8)에 전송된다. 그러나, 각 절점상의 전위의 변화는 전의 보기에서 그것들에 필연적으로 대향한다. 더욱, 위에서 언급한 회로의 특성은 다음 가능성을 만든다. 그것은 이러한 래치회로에서 전위레빌(L,H)의 신호의 어느편의 전송율이 증가하면, 전회로에서 입력데이터 신호의 전송율도 증가한다고 말할 수 있다. 즉, 입력데이터 신호(D,

)가 서로 상보적이기 때문에 입력데이터(D,

) 어느것의 전송율이 "L" 또는 "H"의 어느 전위레벨의 신호의 증가된 전송율에 기인하여 증가한다.

이것은 절점(a,b)또는 절검(c,d)의 어느 전위가 신속히 변화하는 것을 뜻한다. 한편, 절점(a,d)상의 전위의 변화는 서로 가속화되고 한편 절점(c,d)상의 전위의 변화도 서로 가속화 된다. 따라서 전위레벨 "L" 또는 "H"어느 신호의 전송비율이 증가하면, 전회로에서 입력데이터 신호의 전송비율은 필연적으로 향상된다.

이 실시예에 있어서 N 채널 MOS트랜지스터(10,11)가 데이터 기록상태와 그리고 데이터 유지상태를 스위칭하는 스위칭 수단으로 사용된다. 일반적으로 전위레벨 " L"의 신호의 전송비율은 N 채널 MOS 트랜지스터에서 높다. 따라서, 입력단자(5)에 적용된 신호의 전위레벨이 데이터 기록상태에서 "L"레벨이면, 절점(a,b)사이의 전위의 신속변화는 절점(c,d)상의 전위의 변화를 가속화한다. 반면에 입력단자(6)에 적용된 신호의 전위레벨이 "L"레벨이면, 절점(c,d)상의 전위의 신속변화가 절점(a,b)상의 전위의 변화를 가속화 한다.

더욱, 이 실시예와 대비하여, 같은 효과가 역시 위에서 설명한 스위칭 수단과 같이 전위레벨 "H"의 신호의 고 전송비율로 P채널 MOS트랜지스터의 사용에 의해 성취된다.

그러나, 이 경우는 N 채널 MOS 트랜지스터가 전위레벨 "H"가 적용되는 입력단(5,6)중의 하나에 접속되는 절점상의 전위의 변화가 다른 입력단자에 접속되는 절점상의 전위의 변화를 가속화하는 스위칭 수단으로써 사용되는 경우와 반대이다.

게다가 스위칭 수단으로서 종래의 P 채널 MOS트랜지스터와 N 채널 MOS 트랜지스터로 구성하는 전송게이트의 대신에 단일 트랜지스터를 사용함으로서 단 하나의 신호가 상기 2개의 스위치 수단으로 동시에 ON/ OFF하기 위해 요구되어 진다. 즉 Ⅰ와 Ⅱ의 상보 신호쌍은 종래의 보기에서와 같은 사용될 필요가 없다. 결과로서 2개의 상보신호(Ⅰ,Ⅱ)는 종래의 보기에서와 같이 상기 스위칭 수단에 적용되는 시간의 조정이 필요하지 않다.

그러나, 종래의 보기에서와 같이 같은 전송게이트도 역시 스위칭 수단으로서 사용될수가 있다. 제3도는 이 발명의 제2실시예의 래치회로의 회로도이다. 도면을 참조하여, 이 래치회로는 제1도에 표시된 래치회로에서 N채널 MOS 트랜지스터(10)의 대시에 P채널과 N채널 MOS 트랜지스터에 의해 구성되는 각 전송게이트(14,15)을 사용한다.

전송게이트(14,15)의 각 P 채널 MOS 트랜지스터는 기록 제어단자(16)에 접속된 게이트를 가진다. 더욱, 전송게이트(14,15)의 각 N 채널 MOS 트랜지스터는 기록 제어단자(17)에 접속된 게이트를 가진다. 기록 제어단자(16,17)에 적용된 신호는 각각 서로 상보적인 신호(Ⅰ,Ⅱ)이다. 이 회로의 다른 부분은 제1도에 표시된 래치회로의 그것과 같다. 이 래치회로의 데이터 기록상태에 있어서 전위레벨 "L", "H"의 신호는 각각 신호(Ⅰ,Ⅱ)에 적용되고, 그래서 전송게이트(14,15)는 ON이된다. 데이터 유지상태에 있어서 전위레벨 "H", "L"의 신호는 각각 신호(Ⅰ,Ⅱ)에 적용되고 그래서 전송게이트(14,15)는 OFF가 된다. 데이터 기초상태와 데이터 유지상태에서 회로의 다른 부분의 작동은 전의 실시예에서 설명한 것과 같다.

상기 제1과 제2 실시예의 래치회로에의 소자의 전류처리 가능출력에서의 조정은 종래로서의 같은 이유로 인버터(2,12)사이와 인버터(1,13)사이에서 실행된다. 그런, 데이터유지부(29a)를 구성하는 인버터(12,13)사이의 전류처리 가능출력에서의 조정은 종래의 예와 달라서 불필요하다. 이들은 입력데이터 신호가 데이터유지부(29a)를 구성하는 2개의 인버터중의 하나에 적용될 뿐만 아니라, 그들 둘다에도 적용되기 때문에 인버터 중의 하나의 출력이 종래의 보기에 있음직하지 않게 다른 인버터의 작동을 제어하지 않는 사실에 기인한다. 따라서 소자들사이의 전류처리 가능출력의 조정은 종래의 보기에서 보다 더육 용이하게 된다.

제4도는 이 발명의 제3실시예의 래치회로의 회로도이다. 도면을 참조하여, 이 래치회로는 각 상보 입력신호상(D,

)을 증폭하는 데이터 증폭인버터(1,2) 입력데이터 신호를 유지하는 데이터유지부(29C) 그리고 계속하는 단계에 상보 출력신호쌍(Q,

)으로서 입력하고 데이터유지부(29c)에서 유도된 각 2개의 출력신호를 번전하고 증폭하는 데이터 증폭인버터(3,4)로 구성된다. 데이터유지부(29c)는 입력단자(5,6) 출력단자(7,8) 2-입력 NOR 게이트(18,19) N 채널 MOS 트랜지스터(10,11), 기록 제어단자(9) 리셋 입력단자(20) 그리고 셋 신호입력단자(21)로 구성된다. NOR 게이트(18)는 리셋신호 입력단자(20)에 접속된 하나의 입력단자를 가지고 한편 NOR게이트(19)는 셋 신호 입력단자(21)에 접속된 하나의 입력단자를 가진다.

NOS게이트(18)는 트랜지스터(10)를 경유하여 입력단자(5)에 접속된 다른 입력단자를 가지고 한편 NOR게이트(19)는 트랜지스터(11)를 경유하여 입력단자(6)에 접속된 다른 입력단자를 가진다. NOR 게이트(18)의 출력단자에 접속된다. 더욱, 트랜지스터(10)에 접속된 NOR게이트(19)의 출력단자에 접속된다. 동일하게 트랜지스터(11)에 접속된 NOR게이트(19)의 하나의 입력단자에 접속된다. 더욱, NOR 게이트(18,19)의 각 출력단자는 출력단자(7,8)에 접속된다. 기록 제어단자(9)는 트랜지스터(10,11)의 각 게이트에 접속된다.

인버터(1,2)의 각 출력단자는 입력단자(5,6)에 접속되고, 한편 인버터(1,2)의 각 출력단자는 입력단자(5,6)에 접속되고, 한편 인버터(3,4)의 각 입력단자는 출력단자(7,8)에 접속된다. 이 래치회로의 작동은 지금 설명된다.

우선, 데이터 기록상태에 있어서 기록 제어단자(9)에 적용된 신호(I)의 전위레벨은 "H" 레벨에 가고 그래서 트랜지스터(10,11)은 ON이 된다. 따라서 인버터(1,2)에 입력된 상보 입력데이터 신호쌍(D,

)은 각각 접점(e,g)에 전송된다. 이때에 전위레벨 "L"의 신호는 리셋신호 입력단자(20)와 셋 신호 입력단자(21)에 적용된다. 따라서 그들의 입력들중의 하나로서 사용하는 NOR 게이트(18,19)는 인버터로서 같은 방법으로 작동한다. 그것은 NOR 게이트(18)이 결점(f)에 출력하기 위해 절점(e)상의 전위레벨을 반전하고, 한편 NOR게이트(19)는 절점(h)에 출력하기 위해 절점(g)상의 전위레벨을 반전한다. 이리하여 상보 출력신호(Q,

)는 먼저 언급한 2개의 실시예에서와 같이 같은 비율로 계속하는 단계에서 회로에 전송된다.

다음은 데이터 유지상태에 있어서 기록 제어단자(9)에 적용된 신호(I)의 전위레벨은 "L"레벨로 가고, 그래서 트랜지스터(10,11)가 OFF가 된다. 따라서 앞서 기록된 데이터는 입력단자(5,6)에 후에 적용되는 신호에 응답으로 재기록 되지 않는다. 더욱 앞서 입력된 데이터에 응답으로 적용된 절점(e,g)상의 전위레벨은 각각 NOR 게이트(19,18)의 응답으로 유지된다. 소자의 전류처리 가능출력에서의 조정은 역시 앞의 2개의 실시예에서와 같다.

상보 입력데이터 신호(D,

)는 각각 출력단자(7,8)에서 유도된다. 출력단자(7)에서 유도된 신호는 인버터(3)에 의해 반전되고 그리고 증폭되고 그리고 출력신호(

)로서 계속하는 단계에 입력되고 한편, 출력단자(8)에서 유도된 신호는 인버터(4)에 의해 반전되고 그리고 증폭되며 그리고 출력신호(Q)로서 계속하는 단계에서의 회로에 입력된다. NOR게이트(18,19)는 리셋신호(R)와 셋 신호(S)에 의해 공급된 각 입력단자중의 하나를 가진다. 이리하여 리셋신호(R)와 셋 신호(S)의 전위레벨 "H"와 "L"의 각종 조합이 제공되면, 각 조합에 대응하는 신호는 출력단자(7,8)에서 얻게도니다.

예를들면, 리셋신호(R)의 전위레벨이 "H"레벨에 있고 그리고 셋 신호(S)의 전위레벨이 "L"레벨에 있으면, NOR 게이트(18)(출력단자 7상의 전위레벨)상의 출력 전위레벨은 절점(e)상의 전위레벨에도 불구하고 "L"레벨에 간다. 따라서, NOR게이트(19)상의 입력 전위레벨은 "L"레벨에 가고 그리고 그의 출력 전위레벨(출력단자 18상의 전위레벨은 "H"레벨로 간다. 즉 리셋신호 (R) 또는 셋 신호(S)로서 전위레벨 "H"가 적용되는 NOR 게이트에서 유도된 신호의 전위레벨 "L"레벨로 간다. 이것은 절점(f, h)에서 유지되는 데이터가 리셋되는 것을 뜻한다.

상기 언급한 바와같이 입력데이터 신호는 이 실시예에 있어서 리셋신호(R)과 셋 신호(S)에 응답으로 셋되고 그리고 리셋될수가 있다. (그러나, 리셋신호 R와 셋 신호(S)의 전위레벨이 둘다 "H"레벨인 경우는 없다.)

이 실시예에서의 데이터 기록상태와 데이터 유지상태를 스위칭하는 스위칭 수단으로서 P채널 MOS 트랜지스터 또는 P 채널 MOS트랜지스터 그리고 N 채널 MOS 트랜지스터에 의해 구성되는 전송게이트가 사용된다. 여기에서 설명한 본 발명에 따른 래치회로는 입력단자에 공급된 상보 데이터를 데이터 기록에서의 출력단자에 매우 신속히 제공할 수 있기 때문에, 대답한 고속으로 작동하는 곱셈기에 의해 표시되는 것과 같은 상보 신호전파를 요구하는 회로를 위한 이 래치회로를 사용하는 것이 상보 신호전파를 요구하는 회로의 작동속도(신호전송비율)에서 증가를 초래한다.

비록 본 발명이 상세하게 설명하였어도, 설명과 보기의 방법이 같고 그리고 그것에 제한되지 않고, 본 발명의 정신과 범위는 첨부 청구범위에 의해서만 한정된다.

Claims

제1의 입력신호(D)가 입력되는 제1의 입력단자(5)와, 상기 제1의 입력신호와 상보의 관계에 있는제2의 입력신호(
)가 입력되는 제2의 입력단자(6)와, 제1의 출력신호(Q)를 출력하기 위한 제1의 출력단자(7)와, 상기 제1의 출력신호와 상보의 관계에 있는 제2의 출력신호(
)를 출력하기 위한 제2의 출력단자(8), 상기 제1의 입력단자(5)에 입력된 신호를 받아, 이 입력된 신호를 반전하기 위한 제1의 반전수단{(12),(18)}과, 상기 제2의 입력단자(6)에 입력된 신호를 받아, 이 입력된 신호를 반전하기 위한 제2의 반전수단{(13,(19)}와를 갖고, 이 상기 제1의 반전수단{(12),(18)}의 출력노드가 상기 제2의 반전수단{(13),(19)}의 입력노드 및 상기 제1의 출력단자(7)에 접속되며, 상기 제2의 반전수단{(13),(19)}의 출력 노드가 상기 제1의 반전수단{(12),(18)}의 입력노드 및 상기 제의 출력단자(8접속되어, 상기 제1 및 제2의 입력단자(5) 및 (6)에 입력된 상보의 관계에 있는 신호를 보전하기 위한 데이터 유지수단{(12,13), (18,19)}, 상기 제1의 입력단자(5)와 상기 제1의 반전수단{(12),(18)}의 입력노드와의 사이에 접속되어, 제어신호{(T),(T,
)}가 입력되는 제어노드를 갖는 제1의 전송게이트 수단{(10),(14)}와, 상기 제2의 입력단자(6)과 상기 제2의 반전수단{(13),(19)}의 입력노드 사이에 접속되어, 제어신속{(T),(T,
)}가 입력되는 제어노드를 갖는 제2의 전송게이트 수단{(11),(15)}와를 갖고, 상기 제1 및 제2의 입력단자(5) 및 (6)에 입력된 신호를 제어신호에 응하여 상기 제1 및 제2의 반전수단{(12),(18)} 및 {(13),(19)}의 입력노드에 전달하기 위한 제어수단{(10,11), (14,15)}와를 구비한 논리신호기억·전송회로.
제1항에 있어서, 제1 및 제2의 전송게이트{(10),(14)} 및 {(11),(15)}는, 각각 MOS 트랜지스터에 의해 구성되어 있는 논리신호기억·전송회로.
제2항에 있어서, 제1 및 제2의 전송게이트{(10),(14)} 및 {(11),(15)} 각각을 구성하는 MOS 트랜지스터는 N채널 MOS트랜-지스터인 논리신호기억·전송회로.
제2항에 있어서, 제1 및 제2의 전송게이트{(10),(14)} 및 {(11),(15)} 각각을 구성하는 MOS 트랜지스터는 P채널 MOS 트랜지스터인 논리신호기억·전송회로.
제1항에 있어서, 제어신호는(T,
)는 제1의 제어신호(T)와 제2의 제어신호(
)와를 갖고, 제1의 전송게이트(10)은, 제1의 입력단자(5)와 제1의 반전수단(12)의 입력노드와의 사이에 접속되어, 상기 제1의 제어신호(T)가 입력되는 게이트전극을 갖는 제1의 N채널 MOS 트랜지스터와, 이 제1의 N 채널 MOS 트랜지스터와 병렬접속되어, 상기 제2의 제어신호(
)가 입력되는 게이트전극을 갖는 제1의 P채널 MOS 트랜지스터와를 갖고, 제2의 전송게이트(11)는, 제2의 입력단자(5)와 제2의 반전수단(13)의 입력노드와의 사이에 접속되어, 상기 제1의 제어신호(T)가 입력되는 게이트전극을 갖는 제2의 N 채널 MOS 트랜지스터와, 이 제2의 N 채널 MOS 트랜지스터와 병렬접속되어, 상기 제2의 제어신호(
)가 입력되는 게이트전극을 갖는 제2의 P 채널 MOS 트랜지스터와를 갖고 있는 논리연산기억·전송회로.
제1의 입력신호(D)가 입력되는 제1의 입력단자(5)와, 상기 제1의 입력신호와 상보의 관계에 있는 제2의 입력신호(
)가 입력되는 제2의 입력단자(6)와, 제1의 출력신호(Q)를 출력하기 위한 제1의 출력단자(7)와, 상기 제1의 출력신호와 상보의 관계에 있는 제2의 출력 신호(
)를 출력하기 위한 제2의 출력단자(8)과, 상기 제1의 입력단자(5)에 입력된 신호를 받는 제1의 입력노드와 제어신호(R)가 입력되는 제2의 입력노드와, 상기 제1의 출력단자(7)에 접속되는 출력노드와를 가진 제1의 NOR회로(18)와, 상기 제2의 입력단자(6)에 입력된 신호를 받는 제1의 입력노드와 제어신호(S)가 입력되는 제2의 입력노드와 상기 제2의 출력단자(8)에 접속되는 출력노드와를 갖는 제2의 NOR 회로(19)와를 갖고, 상기 제1의 NOR 회로(18)의 출력노드가 상기 제2의 NOR 회로(19)의 제1의 입력노드에 접속되고, 상기 제2의 NOR 회로(19)의 출력노드가 상기 제1의 NOR 회로(18)의 제1의 입력노드에 접속되어, 상기 제1 및 제2의 입력단자(5) 및 (6)에 입력된 상보의 관계에 있는 신호를 보전하기 위한 데이터 유지수단(18,19)와, 상기 제1의 입력단자(5)와 상기 제1의 NOR회로(18)의 제1의 입력노드와의 사이에 접속되어, 제어신호(T)가 입력되는 제어노드를 갖는 제1의 전송게이트 수단(10)과, 상기 제2의 입력단자(6), 상기 제2의 NOR 회로(19)의 제2의 입력노드와의 사이에 접속되어, 제어신호(T)가 입력되는 제어노드를 갖는 제2의 전송게이트 수단(11)과를 갖고, 상기 제1 및 제2의 입력단자(5) 및 (6)에 입력된 신호를 제어신호(T)에 응하여 상기 제1 및 제2의 NOR 회로(18) 및 (19)의 제1의 입력노드에 전달하기 위한 제어수단(10,11)과를 구비한 논리신호기억·전송회로.
제6항에 있어서, 제1 및 제2의 전송게이트(10) 및 (11)은, 각각 MOS 트랜지스터에 의해 구성되어 있는 논리신호기억·전송회로.
제7항에 있어서, 제1 및 제2의 전송게이트(10) 및 (11)은, 각각을 구성하는 MOS 트랜지스터는 N채널 MOS 트랜지스터인 논리신호기억·전송회로.
제7항에 있어서, 제1 및 제2의 전송게이트(10) 및 (11)은, 각각을 구성하는 MOS 트랜지스터는 P채널 MOS 트랜지스터인 논리신호기억·전송회로.
제1의 입력신호(D)가 입력되는 제1의 입력단자(5)와, 상기 제1의 입력신호와 상보의 관계에 있는 제2의 입력신호(
)가 입력되는 제2의 입력단자(6)와, 제1의 출력신호(Q)를 출력하기 위한 제1의 출력단자(7)와, 상기 제1의 출력신호와 상보의 관계에 있는 제2의 출력신호(
)를 출력하기 위한 제2의 출력단자(8)와, 상기 제1의 입력단자(5)에 입력된 신호를 받는 입력노드와, 상기 제1의 출력단자(7)에 접속되는 출력노드와를 가진 제1의 인버터(12), 상기 제2의 입력단자(6)에 입력된 신호를 받아, 상기 제1의 인버터(12)의 출력노드에 접속되는 입력노드와, 상기 제1의 인버터(12)의 입력노드 및 상기 제2의 출력단자에 접속되는 출력노드와를 갖는 제2의 인버터(13)과, 상기 제1의 입력단(5)와 상기 제1의 인버터(12)의 입력노드와의 사이에 접속되어, 제어신호(T)가 입력되는 게이트전극을 갖는 제1의 데이터 전송용 MOS 트랜지스터(10)와, 상기 제2의 입력단자(6)와 상기 제2의 인버터(13)의 입력노드와의 사이에 접속되어, 제어신호(T)가 입력되는 게이트전극을 갖는 제2의 데이터 전송용 MOS 트랜지스터(11)과를 구비한 논리신호기억·전송회로.
제1의 입력신호(D)와 이 제1의 입력신호(D)와 이 제1의 입력신호(D)와 상보의 관계에 있는 제2의 입력신호(
)를 출력하는 제1의 전가산기와, 제1의 출력신호(Q)와 이 제1의 출력신호(Q)와 상보의 관계에 있는 제2의 출력신호(
)를 입력하는 제 2의 전가산기와, 상기 제1의 전가산기로 부터 출력된 제1 및 제2의 입력신호(D) 및 (
)를 받아서, 제1 및 제2의 입력신호(D) 및 (
)에 응한 상보의 관계에 있는 신호를 일시 기억하고, 이 일시 기억한 신호를 상기 제1 및 제2의 출력신호(Q) 및 (
)로서 상기 제2의 전가산기에 출력하기 위한 논리신호기억·전송회로와를 구비한 논리회로 장치에 있어서, 상기 논리신호기억·전송회로는, 상기 제1의 전가산기로 부터의 제1의 입력신호(D)가 입력되는 제1의 입력단자(5)와, 상기 제1의 전가산기로부터 제2의 입력신호(
)가 입력되는 제2의 입력단자(6)와, 상기 제1 출력신호(Q)를 상기 제2의 전가산기에 출력하기 위한 제1의 출력단자(7)와, 상기 제2의 출력신호(
)를 상기 제2의 전가산기에 출력하기 위한 제2의 출력단자(8), 상기 제1의 입력단자(5)에 입력된 신호를 받아, 이 입력된 신호를 반전하기 위한 제1의 반전수단{(12),(18)}와, 상기 제2의 입력단자(6)에 입력된 신호를 받아, 이 입력된 신호를 반전하기 위한 제2의 반전수단{(13),(19)}와를 갖되, 상기 제1의 반전수단{(12),(18)}의 출력노드가 상기 제2의 반전수단{(13),(19)}의 입력노드 및 상기 제1의 출력단자(7)에 접속되고, 상기 제2의 반전수단{(13),(19)}의 출력노드가, 상기 제1의 반전수단{(12),(18)}의 입력노드 및 상기 제2의 출력단자(8)에 접속, 상기 제1 및 제2의 입력단자(5)및 (6)에 입력된 상보의 관계에 있는 신호를 보전하기 위한 데이터 유지수단{(12,13),(18,19)}와, 상기 제1의 입력단자(5)와 상기 제1의 반전수단{(12),(18)}의 입력노드와의 사이에 접속되어, 제어신호{(T),(T,
)}가 입력되는 제어노드를 갖는 제1의 전송게이트 수단{(10),(14)}와, 상기 제2의 입력단자(6)와 상기 제2의 반전수단{(13),(19)}의 입력노드와의 사이에 접속되어, 제어신호{(T),(T,
)}가 입력되는 제어노드를 갖는 제2의전송게이트수단{(11),(15)}와를 갖고, 상기 제1 및 제2의 입력단자(5) 및 (6)에 입력된 신호를 제어신호에 응하여 상기 제1 및 제2의반전수단{(12),(18)} 및 {(13),(19)}의 입력노드에 전달하기 위한 제어 수단{(10,11),(14,15)}와를 구비하고 있는 것을 특징으로 하는 논리회로장치.
제11항에 있어서, 제1및 제2의 전송게이트{(10,14)} 및,{(11,15)}는, 각각 MOS 트랜지스터에 의해 구성되어 있는 것을 특징으로 하는 논리회로장치.
제12항에 있어서, 제1 및 제2의 전송게이트 {(10,14)} 및,{(11,15)} 각각을 구성하는 MOS 트랜지스터는 N채널 MOS 트랜지스터인 것을 특징으로 하는 논리회로장치.
제12항에 있어서, 제 1 및 제2의 전송게이트 {(10, 14)} 및,{(11, 15)} 각각을 구성하는 MOS 트랜지스터는 P채널 MOS 트랜지스터인 것을 특징으로 하는 논리회로장치.
11항에 있어서, 제어신호(T,
)는 제1의 제어신호(T)와 제2의 제어신호(
)와를 갖고, 제1의 전송게이트(10)는, 제1의 입력단자(5)와 제1의 반전수단(12)의 입력노드와의 사이에 접속되어, 상기 제1의 제어신호(T)가 입력되는 게이트전극을 갖는 제1의 N 채널 MOS 트랜지스터와 이 제1의 N 채널 MOS 트랜지스터와 병렬접속되어, 상기 제2의 제어신호(
)가 입력되는 게이트전극을 갖는 제1의 P 채널 MOS 트랜지스터를 갖고, 제2의 전송게이트(11)는 제2의 입력단자(6)와 제2의 반전수단(13)의 입력노드와의 사이에 접속되어, 상기 제1의 제어신호(T)가 입력되는 게이트전극을 갖는 제2의 N 채널 MOS 트랜지스터와, 이 제2의 N 채널 MOS 트랜지스터와 병렬접속되어, 상기 제2의 제어신호(
)가 입력되는 게이트전극을 갖는 제2의 P 채널 MOS 트랜지스터와를 갖고 있는 것을 특징으로 하는 논리회로장치.
제1의 수치데이터와 제2의 수치데이터의 부분적으로 연산하고, 제1의 입력신호(D)와 이 제1의 입력신호(D)와 상보의 관계에 있는 제2의 입력신호(
)로서 출력하는 부분적합 연산수단과, 제1의 출력신호(Q)와 이 제1의 출력신호(Q)와 상보의 관계에 있는 제2의 출력신호(
)가 입력되어, 이들 입력된 제1및 제2의 출력신호(Q) 및 (
)에 의거해서 부분적합을 연산하는 부분적합 연산수단과, 상기 부분적합 연산 수단으로 부터 출력된 제1 및 제2의 입력신호 (D) 및 (
)을 받아서, 제1 및 제2의 입력신호(D) 및 (
)에 응해서 상보의 관계에 있는 신호를 일시 기억하고, 이 일시 기억한 신호를 상기 제1및 제2의 출력신호(Q) 및 (
)로서, 상기 부분적합 연산수단에 출력하기 위한 논리신호기억·전송회로를 구비한 논리회로장치에 있어서, 상기 논리신호기억·전송회로는, 상기 부분적합 연산수단으로 부터의 제1의 입력신호(D)가 입력되는 제1의 입력단자(5)와, 상기 부분적합 연산수단으로 부터의 제2의 입력신호(
)가 입력되는 제2의 입력단자(6)와, 상기 제1의 출력신호(Q)를 상기 부분적합 연산수단에 출력하기 위한 제1의 출력단자(7), 상기 제2의 출력신호(
)를 상기 부분적합 연산수단에 출력하기 위한 제2의 출력단자(8)과, 상기 제1의 입력단자(5)에 입력된 신호를 받아, 이 입력된 신호를 반전하기 위한 제1의 반전수단{(12),(18)}과, 상기 제2의 입력단자(6)에 입력된 신호를 받아, 이 입력된 신호를 반전하기 위한 제2의 반전수단{(13),(19)}과를 갖고, 상기 제1의 반전수단{(12),(18)}의 출력노드가 상기 제2의 반전수단{(13),(19)}의 입력노드 및 상기 제1의 출력단자(7)에 접속되고, 상기 제2의 반전수단{(13),(19)}의 출력노드가 상기 제1의 반전수단{(12),(18)}의 입력노드 및 상기 제2의 출력단자(8)에 접속되며, 상기 제1및 제2의 입력단자(5) 및 (6)에 입력된 상보의 관계에 있는 신호를 보전하기 위한 데이터 유지수단{(12,13),(18,19)}와, 상기 제1의 입력단자(5)와 상기 제1의 반전수단{(12),(18)}의 입력노드와의 사이에 접속되어, 제어신호{(T),(T,
)}가 입력되는 제어노드를 갖는 제1의 전송게이트 수단{(10),(14)}, 상기 제2의 입력단자(6)와 상기 제2의 반전수단{(13),(19)}의 입력노드와의 사이에 접속되어, 제어신호{(T),(T,
)}가 입력되는 제어노드를 갖는 제2의 전송게이트 수단{(11),(15)}를 갖고, 상기 제1 및 제2의 입력단자(5) 및 (6)에 입력된 신호를 제어신호에 응하여 상기 제1 및 제2의 반전수단{(12),(18)} 및 {(13),(19)}의 입력노드에 전달하기 위한 제어수단{(10,11} 및 {(14,15)}와를 구비하고 있는 것을 특징으로 하는 논리회로장치.
제16항에 있어서, 제1및 제2의 전송게이트{(10),(14)} 및 {(11),(15)}는 각각 MOS 트랜지스터에 의해 구성되어 있는 것을 특징으로 하는 논리회로장치.
제17항에 있어서, 제1및 제2의 전송게이트{(10),(14)} 및 {(11),(15)}는 각각을 구성하는 MOS 트랜지스터는 N 채널 MOS트랜-지스터인 것을 특징으로 하는 논리회로장치.
제17항에 있어서, 제 1및 제2의 전송게이트{(10),(14)} 및 {(11),(15)}는 각각을 구성하는 MOS 트랜지스터는 P 채널 MOS트랜-지스터인 논리회로장치.
제16항에 있어서, 제어신호(T,
)는 제1의 제어신호(T)와 제2의 제어신호(
)를 갖고, 제1의 전송게이트(10)는 제1의 입력단자(5)와 제1의 반전수단(12)의 입력노드와의 사이에 접속되어, 상기 제1의 제어신호(T)가 입력되는 게이트전극을 갖는 제1의 N 채널 MOS 트랜지스터와, 이 제1의 N 채널 MOS 트랜지스터와 병렬접속되어, 상기 제2의 제어신호(
)가 입력되는 게이트전극을 갖는 제1의 P채널 MOS 트랜지스터를 갖고, 제2의 전송게이트(11)은, 제2의 입력단자(6)와 제2의 반전수단(13)의 입력노드와의 사이에 접속되어, 상기 제1의 제어신호(T)가 입력되는 게이트전극을 가진 제2의 N 채널 MOS 트랜지스터와, 이 제2의 N 채널 MOS 트랜지스터와 병렬접속되어, 상기 제2의 제어신호(
)가 입력되는 게이트 전극을 갖는 제2의 P채널 MOS 트랜지스터를 가지고 있는 것을 특징으로 하는 논리회로장치.