KR900015464A - 논리신호 기억과 전송회로 - Google Patents

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Abstract

내용 없음.

Description

논리신호 기억과 전송회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예의 논리회로도,
제2도는 제1도의 래치회로의 작동을 설명하는 타이밍챠트,
제3도는 본 발명의 제2실시예의 논리회로도.

Claims (12)

  1. 상보입력신호를 수신하는 상보입력단자와 대응하는 상보출력신호를 제공하는 상보출력단자를 가지고 논리신호기억과 전송회로에 있어서 상기논리신호기억과 전송 회로는, 상기 상보 입력과 출력단자사이에 각각 제1과 제2신호흐름도를 설치하는 상호접속수단과 상기 입력단자에서 상보 데이터상을 유지하는 상기 상호접속수단에 교차결합된 한쌍의 논리소자를 포함하는 데이터유지수단, 그리고 상기 데이터 유지수단을 제어하는 수단으로 구성되는 논리신호 기억과 전송회로.
  2. 제1항에 있어서 상기 데이터유지수단은 각각의 데이터를 반전하는 상기 상보 데이터쌍중의 다른 하나를 수신하는 제2반전수단과 상기 제2반전수단의 입력에 결합되는 상기 제2반전수단의 출력으로 구성되는 논리신호기억과 전송회로.
  3. 제2항에 있어서 상기 데이터유지수단을 제어하는 상기 수단은 상기 제1반전수단의 입력과 상기 상보입력단자중의 하나에서 전송되는 상보데이터쌍의 하나사이에서 접속된 제1전송게이트수단과, 상기 제2반전수단의 입력과 다른 입력단자에서의 다른 데이터사이에서 접속된 제2의 전송게이트 수단과 그리고 거기의 ON/OFF를 제어하는 제어신호를 수신하는 상기 제1과 제2전송게이트에 공통으로 접속된 제어신호 입력단자로 구성되는 논리신호기억과 전송회로.
  4. 제3항에 있어서 상기 제1과 제2전송게이트수단은 각각 한 개 MOS트랜지스터와 상기 제어신호입력단자에 접속된 각 상기 제1과 제2전송게이트수단의 MOS트랜지스터의 게이트단자로 구성되는 논리신호기억과 전송회로.
  5. 제4항에 있어서 상기 한 개의 MOS트랜지스터의 도전형은 N형인 논리신호기억과 전송회로.
  6. 제4항에 있어서 상기 한 개의 MOS트랜지스터의 도전형은 P형인 논리회로기어과 전송회로.
  7. 제3항에 있어서 상기 제1전송게이트 수단은 공통으로 접속된 각 드레인을 가지는 제1도전형 MOS트랜지스터와 제2도전형 MOS트랜지스터로 구성되고 상기 제2전송게이트는 공통으로 접속된 각 소스와 공통으로 접속된 각 드레인을 가지는 제1도전형 MOS트랜지스터와 제2형 MOS트랜지스터로 구성되고, 상기 제어신호입력단자는 제1제어신호를 수신하는 제1입력단자, 그리고 상기 제1제어신호와 상보적인 제2제어신호를 수신하는 제2입력단자로 구성되고, 상기 제1과 제2전송 게이트수단의 제1도전형 MOS트랜지스터의 각 게이트는 서로 접속되고 그리고 상기 제1입력단자에 접속되고, 상기 제1과 제2전송게이트수단의 제2도전형 MOS트랜지스터의 각 게이트는 서로 접속되고 그리고 상기 제2입력단자에 접속되는 논리신호기억과 전송회로.
  8. 제7항에 있어서 상기 제1도전형은 N형이고, 그리고 상기 제2도전형은 P형인 논리신호기억과 전송회로.
  9. 제1항에 있어서 상기 데이터 유지수단은 2개입력을 가지는 각 제1과 제2NOR회로로 구성되고 그리고 상기 데이터유지수단을 제어하는 상기 수단은 상기상보입력단자중의 하나와 상기 제1NOR회로의 1개 입력에서 전송되는 상보 데이터 쌍중의 하나 사이에 접속된 제1전송게이트 수단과 상기 제2NOR회로의 1개 입력과 다른 입력단자에서의 다른 데이터사이에 접속된 제2전송게이트 수단과 그리고 거기의 ON/OFF를 제어하는 제어신호를 수신하는 상기 제1과 제2전송게이트 수단에 공통으로 접속된 제어신호입력단자와, 상기 제2NOR회로의 상기 1개 입력에 접속된 상기 제1NOR회로의 출력과, 상기 제1NOR회로의 상기 1개 입력에 접속된 상기 제2NOR회로의 출력과 제1외부제어입력단자에 접속되는 상기 제1NOR회로의 다른 입력과 제2외부 제어입력단자에 접속되는 상기 제2NOR회로의 다른 입력으로 구성되는 논리신호기억과 전송회로.
  10. 상보 데이터쌍을 수신하는 상보 신호입력단자쌍과 상보 신호를 출력하는 상보신호출력단자쌍과 상기 상보신호입력단자쌍의 한 단자에 접속된 입력을 가지는 제1인버터회로와 상기 상보신호입력단자쌍의 다른 단자에 접속된 입력을 가지는 제2인버터회로의 회로와 상기 상보신호출력 단자쌍의 한 단자에 접속되는 상기 제1인버터회로의 출력과 상기 상보신호출력단자쌍의 다른단자에 접속되는 상기 제2인버터회로의 출력과 상기 제2인버터회로의 출력에 접속되는 상기 제1인버터회로의 입력과 상기 제1인버터회로의 출력에 접속되는 상기 제2인버터회로의 입력으로 구성되고 상기 논리신호기억과 전송회로는 더욱, 상기 제1인버터회로의 입력과 상기 상보신호입력단자쌍의 상기한 단자사이에 접속된 제1MOS트랜지스터, 상기 제2인버터 회로의 입력과 상기 상보신호 입력단자쌍의 상기 다른 단자사이에 접속된 제2MOS트랜지스터와 상기 제22MOS트랜지스터의 그것과 같은 도전형을 가지는 상기 제1MOS트랜지스터와 거기의 ON/OFF를 제어하는 제어신호를 수신하는 상기 제1과 제2MOS트랜지스터의 게이트에 공통으로 접속된 제어신호입력단자로 구성되는 논리신호기억과 전송회로.
  11. 상보 데이터쌍을 출력하는 제1전 가산기수단과 한 입력으로서 상보 데이터쌍을 수신하는 제2전 가산기사이에 설치되고 그리고 상기 상보 입력신호에 대응하는 상보 출력신호를 출력하는 상보출력단자와 상보 입력신호를 수신하는 상보입력단자를 가지고 상기 상보입력단자는 상기 제1전 가산기수단의 출력에 결합되고 상기 상보출력단자는 상기 제2전 가산기수단의 입력에 결합되고 상기 논리신호기억과 전송회로는 더욱 상기 상보입력과 출력단자사이에 각각 제1과 제2신호흐름도를 설치하는 상호접속수단과 상기 입력단자에서 상보 데이터쌍을 유지하는 상기 상호접속수단에 교차결합된 한쌍의 논리소자를 포함하는 데이터 유지수단으로 구성되는 논리신호기억과 전송회로.
  12. 제1수치데이터와 제2수치데이터의 부분곱을 계산하고 상보 데이터쌍으로서 부분곱을 출력하는 부분곱계산 수단과, 그리고 입력데이터에 응답으로 상기 부분곱의 합계를 계산하는 부분곱합계 계산수단과 상기 제1수치데이터와 상기 제2수치데이터의 곱으로 구성되고, 상기 논리신호기억과 전송회로는 상보 입력신호를 수신하는 상보입력단자와 상기 상보 입력신호에 대응하는 상보 출력신호를 출력하는 상보출력단자와 상기 상보 입력과 출력단자사이에 각각 제1과 제2신호 흐름도를 설치하는 상호접속수단과 논리소자를 포함하는 데이터유지수단으로 구성되는 곱셈기 수단에 제공되는 논리신호기억과 전송회로.
    ※참고사항: 최초출원 내용에 의하여 공개하는 것임.
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