KR930001585A - 출력 회로 및 반도체 집적 회로 장치 - Google Patents

출력 회로 및 반도체 집적 회로 장치 Download PDF

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Abstract

내용 없음

Description

출력 회로 및 반도체 집적 회로 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 출력 회로의 원리도(1).
제2도는 본 발명에 따른 출력 회로의 원리도(2).
제3도는 본 발명에 따른 반도체 집적 회로 장치의 원리도.

Claims (24)

  1. 제1 전원선과 제2 전원선 사이에 일전도형의 제1전계효과 트랜지스터 및 일전도형의 제2전계효과 트랜지스터가 서로 직렬로 접속되고, 상기 제1전계효과 트랜지스터 및 제2전계효과 트랜지스터의 드레인 접속점이 출력단자에 접속되어, 상기 제1전계효과 트랜지스터 및 상기 제2전계효과 트랜지스터의 게이트들에는 상보 신호가 입력되고, 상기 제1전계효과 트랜지스터의 백게이트 상태 및 상기 제2전계효과 트랜지스터의 백게이트 상태중 하나를 제어하기 위한 제3전계효과 트랜지스터를 구비하는 것을 특징으로 하는 출력 회로.
  2. 제1항에 있어서, 상기 제1, 제2 및 제3전계효과 트랜지스터는 n형 전계효과 트랜지스터로 구성되고, 상기제3전계효과 트랜지스터는 상기 제1전계효과 트랜지스터의 백게이트 및 상기 출력 단자 사이에 접속되며, 상기 제3전계효과 트랜지스터의 게이트는 제1전원선에 접속되고, 상기 제3전계효과 트랜지스터의 백게이트는 제2전원선 및 상기 제1전계효과 트랜지스터의 백게이트중 하나에 접속되며, 상기 제2전계효과 트랜지스터의 백게이트는 상기 제2전원선에 접속되는 것을 특징으로 하는 출력 회로.
  3. 제1항에 있어서, 상기 제1, 제2 및 제3전계효과 트랜지스터는 n형 전계효과 트랜지스터로 구성되고, 상기 제3전계효과 트랜지스터는 상기 제1전계효과 트랜지스터의 백게이트 및 상기 출력 단자 사이에 접속되며, 상기 제3전계효과 트랜지스터의 게이트는 제1전계효과 트랜지스터의 게이트에 접속되고, 상기 제3전계효과 트랜지스터의 백게이트는 제2전원선 및 상기 제1전계효과 트랜지스터의 백게이트중 하나에 접속되며, 상기 제2전계효과 트랜지스터의 백게이트는 상기 제2전원선에 접속되는 것을 특징으로 하는 출력 회로.
  4. 제1항에 있어서, 상기 제1, 제2 및 제3전계효과 트랜지스터는 P형 전계효과 트랜지스터로 구성되고, 상기 제1전계효과 트랜지스터의 백게이트는 상기 제1전원선에 접속되며, 상기 제3전계효과 트랜지스터는 상기 제2전계효과 트랜지스터의 백게이트 및 상기 출력 단자 사이에 접속되고, 상기 제3전계효과 트랜지스터의 게이트는상기 제2전원선에 접속되며, 상기 제3전계효과 트랜지스터의 백게이트는 상기 제1 전원선 및 상기 제2전계효과 트랜지스터의 백게이트에 접속되는 것을 특징으로 하는 출력 회로.
  5. 제1항에 있어서, 상기 제1, 제2 및 제3전계효과 트랜지스터는 P형전계효과 트랜지스터로 구성되고, 상기 제1전계효과 트랜지스터의 백게이트는 상기 제1전원선에 접속되며, 상기 제3전계효과 트랜지스터는 상기 제2전계효과 트랜지스터의 백게이트 및 상기 출력 단자 사이에 접속되고, 상기 제3전계효과 트랜지스터의 게이트는상기 제2전계효과 트랜지스터의 게이트에 접속되며, 상기 제3전계효과 트랜지스터의 백게이트는 상기 제1전원선 및 상기 제2전계효과 트랜지스터의 백게이트중 하나에 접속되는 것을 특징으로 하는 출력 회로.
  6. n형 제1전계효과 트랜지스터 및 P형 제2전계효과 트랜지스터가 서로 직렬로 접속되고, 상기 제1전계효과 트랜지스터가 고 진위측상의 제1전원선에 접속되며, 상기 제2전계효과 트랜지스터가 저 진위측상의 제2전원선에 접속되고, 상기 n형 제1전계효과 트랜지스터 및 상기 P헝 제2전계효과 트랜지스터의 드레인 접속점이 출력단자에 접속되며, 상기 제1전계효과 트랜지스터 및 상기 제2전계효과 트랜지스터의 게이트들에는 동일한 신호가 입력되고, 상기 제1전계효과 트랜지스터의 백게이트 상태 및 상기 제2전계효과 트랜지스터의 백게이트 상태중 하나를 제어하기 위한 제3전계효과 트랜지스터를 구비하는 것을 특징으로 하는 출력 회로.
  7. 제6항에 있어서, 상기 제1 및 제3전계효과 트랜지스터가 n형전계효과 트랜지스터로 구성되고, 상기 제2전계효과 트랜지스터가 P형전계효과 트랜지스터로 구성되며, 상기 제3전계효과 트랜지스터는 상기 제1전계효과 트랜지스터의 백게이트 및 상기 출력 단자 사이에 접속되고, 상기 제3전계효과 트랜지스터의 게이트는 제1전원선에 접속되며, 상기 제3전계효과 트랜지스터의 백게이트는 상기 제2전원선 및 상기 제2전계효과 트랜지스터의 백게이트중 하나에 접속되고, 상기 제2전계효과 트랜지스터의 백게이트는 상기 출력 단자에 접속되는 것을 특징으로 하는 출력 회로.
  8. 제6항에 있어서, 상기 제1 및 제3전계효과 트랜지스터는 n형 전계효과 트랜지스터로 구성되고, 상기 제2전계효과 트랜지스터는 P형전계효과 트랜지스터로 구성되며, 상기 제3전계효과 트랜지스터는 상기 제1전계효과 트랜지스터의 백게이트 및 상기 출력 단자 사이에 접속되고, 상기 제3 전제효과 트랜지스터의 게이트는 상기 제1전계효과 트랜지스터의 게이트에 접속되며, 상기 제3전계효과 트랜지스터의 백게이트는 상기 제2전원선및 상기 제1전계효과 트랜지스터의 백게이트중 하나에 접속되고, 상기 제2전계효과 트랜지스터의 액게이트는 상기 출력 단자에 접속되는 것을 특징으로 하는 출력 회로.
  9. 제6항에 있어서, 상기 제1 전계효과 트랜지스터는 n형전계효과 트랜지스터로 구성되고, 상기 제2 및 제3전계효과 트랜지스터는 P형전계효과 트랜지스터로 구성되며, 상기 제1전계효과 트랜지스터의 백게이트는 상기출력 단자에 접속되고, 상기 제3전계효과 트랜지스터는 상기 제2전계효과 트랜지스터의 백게이트 및 상기 출력단자 사이에 접속되며, 상기 제3전계효과 트랜지스터의 게이트는 상기 제2전원선에 접속되고, 상기 제3전계효과 트랜지스터의 백게이트는 상기 제1전원선 및 상기 제2전계효과 트랜지스터의 백게이트중 하나에 접속되는 것을 특징으로 하는 출력 회로.
  10. 제6항에 있어서, 상기 제1전계효과 트랜지스터는 n형전계효과 트랜지스터로 구성되고, 상기 제2 및 제3전계효과 트랜지스터는 P형 전계효과 트랜지스터로 구성되며, 상기 제1 전계효과 트랜지스터의 백게이트는 상기 출력 단자에 접속되고, 상기 제3전계효과 트랜지스터는 상기 제2전계효과 트랜지스터의 백게이트 및 상기 출력단자 사이에 접속되며, 상기 제3전계효과 트랜지스터의 게이트는 상기 제2전계효과 트랜지스터의 게이트에 접속되고, 상기 제3전계효과 트랜지스터의 백게이트는 상기 제1전원선 및 상기 제2전계효과 트랜지스터의 백게이트, 중 하나에 접속되는 것을 특징으로 하는 출력 회로.
  11. 제1전원선과 제2전원선 사이에 일전도형의 제1전계효과 트랜지스터 및 일전도형의 제2전계효과 트랜지스터가 서로 직렬로 접속되고, 상기 제1전계효과 트랜지스터 및 제2전계효과 트랜지스터의 드레인 접속점이 출력 단자에 접속되며, 상기 제1전계효과 트랜지스터 및 상기 제2전계효과 트랜지스터의 게이트들에는 상보 신호가 입력되고, 상기 제2전계효과 트랜지스터의 백게이트 상태 및 상기 제2전계효과 트랜지스터의 백게이트 상태중 하나를 제어하기 위한 제3전계효과 트랜지스터와, 상기 제1및 제2전계효과 트랜지스터의 백게이트 상태중 하나를 상기 제3전계효과 트랜지스터의 백게이트 상태의 제어로 상보적으로 제어하기 위한 제4전계효과 트랜지스터를 구비하는 것을 특징으로 하는 출력 회로.
  12. 제11항에 있어서, 상기 제1, 제2, 제3 및 제4전계효과 트랜지스터는 n형전계효과 트랜지스터로 구성되고, 상기 제3전계효과 트랜지스터는 상기 제1전계효과 트랜지스터의 백게이트 및 상기 출력 단자 사이에 접속되어, 상기 제3전계효과 트랜지스터의 게이트는 상기 제1전원선에 접속되고, 상기 제3전계효과 트랜지스터의 벡게이트는 상기 제2전원선 및 상기 제1전계효과 트랜지스터의 백게이트중 하나에 접속되며, 상기 제2전계효과 트랜지스터의 백게이트는 상기 제2전원선에 접속되고, 상기 제4전계효과 트랜지스터는 상기 제1전계효과 트랜지스터의 백게이트 및 상기 제2전원선 사이에 접속되며, 상기 제4전계효과 트랜지스터의 백게이트는 상기 제2전원선에 접속되고, 상기 제4전계효과 트랜지스터의 게이트는 상기 제2전계효과 트랜지스터의 게이트에 접속되는 것을 특징으로 하는 출력 회로.
  13. 제11항에 있어서, 상기 제1, 제2, 제3 및 제4전계효과 트랜지스터는 n형전계효과 트랜지스터로 구성되고, 상기 제3전계효과 트랜지스터는 상기 제1전계효과 트랜지스터의 백게이트 및 상기 출력 단자 사이에 접속되며, 상기 제3전계효과 트랜지스터의 게이트는 상기 제1전계효과 트랜지스터의 게이트에 접속되고, 상기 제3전계효과 트랜지스터의 백게이트는 상기 제2전원선 및 상기 제1전계효과 트랜지스터의 백게이트중 하나에 접속되며, 상기 제2전계효과 트랜지스터의 백게이트는 상기 제2전원선에 접속되고, 상기 제4전계효과 트랜지스터는 상기 제1전계효과 트랜지스터의 백게이트 및 상기 제2전원선 사이에 접속되며, 상기 제4전계효과 트랜지스터의 백게이트는 상기 제2전원선에 접속되고, 상기 제4전계효과 트랜지스터의 게이트는 상기 제2전계효과 트랜지스터의 게이트에 접속되는 것을 특징으로 하는 출력 회로.
  14. 제11항에 있어서, 상기 제1, 제2, 제3 및 제4전계효과 트랜지스터는 P형 전계효과 트랜지스터로 구성되고, 상기 제1전계효과 트랜지스터의 백게이트는 상기 제1전원선에 접속되며, 상기 제3전계효과 트랜지스터는 상기 제2전계효과 트랜지스터의 백게이트 및 상기 출력 단자 사이에 접속되고, 상기 제3전계효과 트랜지스터의 게이트는 상기 제2전원선에 접속되며, 상기 제3전계효과 트랜지스터의 백게이트는 상기 제1전원선 및 상기 제2전계효과 트랜지스터의 백게이트중 하나에 접속되고, 상기 제4전계효과 트랜지스터는 상기 제2전계효과 트랜지스터의 백게이트 및 상기 제1전원선 사이에 접속되며, 상기 제4전계효과 트랜지스터의 게이트는 상기 신호 반전소자에 접속되고, 상기 제4전계효과 트랜지스터의 백게이트는 상기 제1전원선에 접속되며, 상기 제4전계효과 트랜지스터의 게이트는 상기 제1전계효과 트랜지스터의 게이트에 접속되는 것을 특징으로 하는 출력 회로.
  15. 제11항에 있어서, 상기 제1, 제2, 제3 및 제4전계효과 트랜지스터는 P형전계효과 트랜지스터로 구성되고, 상기 제1전계효과 트랜지스터의 백게이트는 상기 제1전원선에 접속되며, 상기 제3전계효과 트랜지스터는 상기 제2전계효과 트랜지스터의 백게이트 및 상기 출력 단자 사이에 접속되고, 상기 제3전계효과 트랜지스터의 게이트는 상기 제2전계효과 트랜지스터의 게이트에 접속되며, 상기 제3전계효과 트랜지스터의 백게이트는 상기 제1전원선 및 상기 제2전계효과 트랜지스터의 백게이트중 하나에 접속되고, 상기 제4전계효과 트랜지스터는 상기 제2전계효과 트랜지스터의 백게이트 및 상기 제1전원선 사이에 접속되며, 상기 제4전계효과 트랜지스터의 백게이트는 상기 제1전원선에 접속되며, 상기 제4전계효과 트랜지스터의 게이트는 상기 제1 전계효과 트랜지스터의 게이트에 접속되는 것을 특징으로 하는 출력 회로.
  16. n형 제1전계효과 트랜지스터 및 P형 제2전계효과 트랜지스터가 서로 직렬로 접속되고, 상기 제1전계효과 트랜지스터가 고 전위측상의 제1전원선에 접속되며, 상기 제2전계효과 트랜지스터가 저 진위측상의 제2전원선에 접속되고, 상기 n형 제1 전계효과 트랜지스터 및 상기 P형 제2전계효과 트랜지스터의 드레인 접속점이 출력단자에 접속되며, 상기 제1전계효과 트랜지스터 및 상기 제2전계효과 트랜지스터의 게이트들에는 동일한 신호가 입력되고, 상기 제1전계효과 트랜지스터의 백게이트 상태 및 상기 제2전계효과 트랜지스터의 백게이트 상태중 하나를 제어하기 위한 제3 전계효과 트랜지스터와, 상기 제1 및 제2전계효과 트랜지스터의 백게이트 상태중 하나를 상기 제3전계효과 트랜지스터의 백게이트 상태의 제어로 상보적으로 제어하기 위한 제4전계효과 트랜지스터를 구비하는 것을 특징으로 하는 출력 회로.
  17. 제16항에 있어서, 상기 제1, 제3 및 제4전계효과 트랜지스터는 n형전계효과 트랜지스터로 구성되고, 상기 제2 전계효과 트랜지스터는 P형 효과 트랜지스터로 구성되며, 상기 제3전계효과 트랜지스터는 상기 제1전계효과 트랜지스터의 백게이트 및 상기 출력 단자 사이에 접속되고, 상기 제3전계효과 트랜지스터의 게이트는 상기제1전원선에 접속되며, 상기 제3전계효과 트랜지스터의 백게이트는 상기 제2전원선 및 상기 제1전계효과 트랜지스터의 백게이트중 하나에 접속되고, 상기 제2전계효과 트랜지스터의 백게이트는 상기 출력 단자에 접속되며, 상기 제4전계효과 트랜지스터는 상기 제1전계효과 트랜지스터의 백게이트 및 상기 제2전원선 사이에 접속되고, 상기 제4전계효과 트랜지스터의 백게이트는 상기 제2전원선에 접속되며, 상기 제1전계효과 트랜지스터의 반전신호는 상기 제4전계효과 트랜지스터의 게이트에 입력되는 것을 특징으로 하는 출력 회로.
  18. 제16항에 있어서, 상기 제1, 제3 및 제4전계효과 트랜지스터는 n형전계효과 트랜지스터로 구성되고, 상기 제2 전계효과 트랜지스터는 P형전계효과 트랜지스터로 구성되며, 상기 제3전계효과 트랜지스터는 상기 제1전계효과 트랜지스터의 백게이트 및 상기 출력 단자 사이에 접속되고, 상기 제3전계효과 트랜지스터의 게이트는 상기 제1전계효과 트랜지스터의 게이트에 접속되며, 상기 제3전계효과 트랜지스터의 백게이트는 상기 제2 전원선 및 상기 제1전계효과 트랜지스터의 백게이트중 하나에 접속되고, 상기 제2전계효과 트랜지스터의 백게이트는 상기 출력 단자에 접속되며, 상기 제4전계효과 트랜지스터는 상기 제1전계효과 트랜지스터의 액게이트 및 상기 제2전원선 사이에 접속되고, 상기 제4전계효과 트랜지스터의 게이트는 상기 신호 반전 소자에 접속되며, 상기 제4전계효과 트랜지스터의 백게이트는 상기 제2전원선에 접속되고, 상기 제1전계효과 트랜지스터의 반전신호는 상기 제4전계효과 트랜지스터의 게이트에 입력되는 것을 특징으로 하는 출력 회로.
  19. 제16항에 있어서, 상기 제1전계효과 트랜지스터는 n형전계효과 트랜지스터로 구성되고, 상기 제2, 제3 및 제4 전계효과 트랜지스터는 P형전계효과 트랜지스터로 구성되며, 상기 제1전계효과 트랜지스터의 백게이트는 상기 출력 단자에 접속되고 상기 제3전계효과 트랜지스터는 상기 제2전계효과 트랜지스터의 백게이트 및 상기 출력 단자 사이에 접속되며, 상기 제3전계효과 트랜지스터의 게이트는 제2전원선에 접속되고, 상기 제3전계효과 트랜지스터의 백게이트는 상기 제1전원선 및 상기 제2전계효과 트랜지스터의 백게이트중 하나에 접속되며, 상기 제4전계효과 트랜지스터는 상기 제2전계효과 트랜지스터의 백게이트 및 상기 제1전원선 사이에 접속되고, 상기 제4전계효과 트랜지스텨의 백게이트는 상기 제1전원선에 접속되며, 상기 제1전계효과 트랜지스터의 반전 신호는 상기 제4전계효과 트랜지스터의 게이트에 입력되는 것을 특징으로 하는 출력 회로.
  20. 제16항에 있어서, 상기 제1전계효과 트랜지스터는 n형전계효과 트랜지스터로 구성되고, 상기 제2, 제3 및 제 4전계효과 트랜지스터는 P형전계효과 트랜지스터로 구성되며, 상기 제1전계효과 트랜지스터의 백게이트는 상기 출력 단자에 접속되고, 상기 제3전계효과 트랜지스터는 상기 제2전계효과 트랜지스터의 백게이트 및 상기 출력 단자 사이에 접속되며, 상기 제3전계효과 트랜지스터의 게이트는 상기 제2전계효과 트랜지스터의 게이트에 접속되고, 상기 제3전계효과 트랜지스터의 백게이트는 상기 제1전원선 및 상기 제2전계효과 트랜지스터의 백게이트중 하나에 접속되어, 상기 제4전계효과 트랜지스터는 상기 제2전계효과 트랜지스터의 백게이트 및 상기 제1전원선 사이에 접속되고, 상기 제4전계효과 트랜지스터의 백게이트는 상기 제1전원선에 접속되며, 상기 제1전계효과 트랜지스터의 반전 신호는 상기 제4전계효과 트랜지스터의 게이트에 입력되는 것을 특징으로 하는 출력 회로.
  21. 상보성 M0S 하이 임피던스 출력 회로가 제1항에 따른 출력 회로로 구성되고, 복수개의 상기 상보성 MOS하이 임피던스 출력 회로를 갖는 반도체 집적회로 장치가 공용 신호 전송선에 접속되어 있는 것을 특징으로 하는 반도체 집적회로.
  22. 상보성 M0S 하이 임피딘스 출력 회로가 제6항에 따른 출력 회로로 구성되고, 복수개의 상기 상보성 MOS 하이 임피던스 출력 회로를 갖는 반도체 집적 회로 장치가 공용 신호 전송선에 접속되어 있는 것을 특징으로 하는 반도체 집적회로.
  23. 상보성 M0S 하이 임피던스 출력 회로가 제11항에 따른 출력 회로로 구성되고, 복수개의 상기 상보성 M0S 하이 임피던스 출력 회로를 갖는 반도체 집적 회로 장치가 공용 신호 전송선에 접속되어 있는 것을 특징으로 하는 반도체 집적회로.
  24. 상보성 MOS 하이 임피던스 출력 회로가 제16항에 따른 출력 회로로 구성되고, 복수개의 상기 상보성 M0S 하이 임피던스 출력 회로를 갖는 반도체 집적 회로 장치가 공용 신호 전송선에 접속되어 있는 것을 특징으로 하는 반도체 집적회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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