KR960012723A - 거닝 트랜시버 논리의 출력 회로 - Google Patents

거닝 트랜시버 논리의 출력 회로 Download PDF

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KR960012723A
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transistors
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세이이치 와타라이
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가네꼬 히사시
닛폰 덴키 가부시끼가이샤
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Abstract

패키지와 전송 경로상의 기생 능동 소자에 의해 발생한 링잉을 제지하는 GTL 회로에 있어서, GTL 회로가 게이트와 출력 전위를 구동시키는 개방 드레인타입 NMOS 트랜지스터의 드레인 사이의 링잉을 제지하기 위해 서로 직렬로 연결된 두개의 NMOS 트랜지스터와 두 NMOS 트랜지스터를 통해 흐르는 전류를 주기적으로 제어하기 위해 직렬로 접속된 다수의 지연 회로를 구비하며 그로 인해 로드로서 출력 단자에 연결된 매우 큰 인덕티브 소자에 의해 발생된 링잉을 현저하게 줄이며 GTL 회로의 동작속도를 빠르게 한다.

Description

거닝 트랜시버 논리의 출력회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 본 발명의 제1실시예의 출력회로를 도시하는 회로도,
제2도 본 발명의 제2실시예의 출력회로를 도시하는 회로도.

Claims (6)

  1. 출력 회로에 있어서, 데이타 신호가 제공된 입력단자와 상기 입력단자에 연결된 게이트를 가지는 제1도전타입의 제1트랜지스터와, 상기 입력단자에 연결된 게이트를 자기는 제2도전타입의 제2트랜지스터와, 상기 제1 및 제2트랜지스터의 접속노드에 연결된 게이트를 가지는 제1도전타입의 제3트랜지스터와 상기 출력단자와 상기 제3전계효과 트랜지스터 사이에 직렬로 연결된 제1도전타입의 제4 및 제5트랜지스터와 ,상기 접속노드와 상기 제4전계효과 트랜지스터의 게이트와 상기 접속노드 사이에 연결된 제1지연회로와, 상기 출력단자에 연결되어 상기 데이타 신호가 바뀔때 상기 출력단자의 임피던스를 제어하는 출력 임피던스 제어회로를 구비하며, 상기 제1 및 제2트랜지스터는 제1 및 제2전원선 사이에 직렬로 연결되고 상기 제3트랜지스터는 출력단자와 상기 제2전원선 사이에 연결되며, 상기 제3전계효과 트랜지스터는 상기 입력단자에 연결된 게이트를 가지는 것을 특징으로 하는 출력 회로.
  2. 제1항에 있어서, 상기 출력 임피던스 제어회로는 상기 출력단자와 상기 제3전계효과 트랜지스터의 게이트 사이에 직렬로 연결된 제1도전타입의 제6 및 제7트랜지스터와 상기 제1지연회로와 상기 제6트랜지스터의 게이트사이에 연결된 제2지연회로를 구비하며, 상기 제7트랜지스터는 상기 입력단자에 연결된 게이트를 가지는 것을 특징으로 하는 출력 회로.
  3. 제1항에 있어서, 상기 출력임피던스 제어 회로는 상기 출력 단자 및 상기 제2전원선 사이에 연결된 제1도전 타입의 제8전계 효과 트랜지스터와, 상기 출력단자 및 상기 제8전계 효과 트랜지스터의 게이트 사이에 직렬로 연결된 제9 및 제10트랜지스터와, 상기 제1지연회로 및 상기 제9전계 효과 트랜지스터의 게이트 사이에 직렬로 연결된 제2 및 제3지연회로와, 상기 입력단자에 연결된 제1입력노드, 상기 제2지연회로의 출력단자에 연결된 제2입력노드, 상기 제8전계 효과 트랜지스터의 게이트에 앤결된 출력노드를 가진 논리회로를 구비하며, 상기 제10전계 효과 트랜지스터는 상기 입력단자에 연결된 게이트를 가지는 것을 특징으로 하는 출력회로.
  4. 제3항에 있어서, 상기 논리 회로는 NAND 게이트인 것을 특징으로 하는 출력 회로.
  5. 출력 회로에 있어서, 제1 및 제2전력 라인 사이에 직렬로 연결된 제1 및 제2트랜지스터와, 상보적인 방식으로 상기 제1 및 제2트랜지스터를 제어하는 데이타 신호에 응답하는 수단과, 출력단자 및 상기 제1전력 라인 사이에 연결되고 상기 제1 및 제2트랜지스터의 노드에 연결된 게이트를 가지는 제3트랜지스터와, 상기 출력단자 및 상기 제3트랜지스터의 게이트 사이에 직렬로 연결된 제4 및 제5트랜지스터와, 상기 출력단자 및 상기 제3트랜지스터의 게이트 사이에 직렬 연결된 제6 및 제7트랜지스터와 상기 노드와 상기 제4트랜지스터의 게이트 사이에 연결된 제1지연회로와 상기 제1지연회로 및 제6트랜지스터의 게이트 사이에 연결된 제2지연회로를 구비하며, 각각이 제5 및 제7트랜지스터는 상기 데이타 신호를 수신하도록 연결된 게이트를 가지는 것을 특징으로 하는 출력회로.
  6. 출력 회로에 있어서, 제1 및 제2전력 라인 사이에 직렬 연결 된 제1 및 제2트랜지스터와 상보적인 방식으로 상기 제1 및 제2트랜지스터를 제공하기 위해 데이타 신호에 응답하는 수단과, 출력단자 및 상기 제1전력 라인 사이에 연결되고 상기 제1 및 제2트랜지스터의 노드에 연결된 게이트를 가지는 제3트랜지스터와 ,상기 출력단자 및 상기 제3트랜지스터의 게이트 사이에 직렬로 연결된 제4 및 제5트랜지스터와, 상기 제5트랜지스터는 상기 데이타 신호를 수신하도록 연결된 게이트 가지며 상기 노드와 상기 제4트랜지스터의 게이트 사이에 연결된 제1지연회로와, 상기 출력단자 및 상기제1전력 라인 사이에 연결된 제6트랜지스터와, 상기 출력단자와 상기 제6트랜지스터의 게이트 사이에 직렬로 연결된 제7 및 제8트랜지스터와, 상기 데이타 신호를 수신하도록 연결된 게이트를 가지는 상기 제8트랜지스터와, 상기 제1지연회로 및 상기 제7트랜지스터의 게이트 사이에 직렬로 연결된 제2 및 제3지연회로와, 상기 데이타 신호를 수신하는 제1입력 노드를 가지는 논리게이트회로와 ,상기제2및제3지연회로의 접속점에 연결된제2입력노드와 상기제6트랜지스터의 게이트에 연결된출력노드를 구비하는 것을 특징으로 하는 출력회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950033794A 1994-09-27 1995-09-27 거닝 트랜시버 논리의 출력 회로 KR100191880B1 (ko)

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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2783183B2 (ja) * 1995-03-09 1998-08-06 日本電気株式会社 出力回路
US5898688A (en) * 1996-05-24 1999-04-27 Cisco Technology, Inc. ATM switch with integrated system bus
JPH10200051A (ja) * 1997-01-14 1998-07-31 Canon Inc 半導体集積回路
US6670822B2 (en) 1998-08-11 2003-12-30 Fairchild Semiconductor Corporation Transceiver driver with programmable edge rate control independent of fabrication process, supply voltage, and temperature
US6184717B1 (en) 1998-12-09 2001-02-06 Nortel Networks Limited Digital signal transmitter and receiver using source based reference logic levels
US6218863B1 (en) 1999-04-12 2001-04-17 Intel Corporation Dual mode input/output interface circuit
JP2005086662A (ja) * 2003-09-10 2005-03-31 Seiko Epson Corp 半導体装置
CN110545047B (zh) * 2019-10-17 2024-07-30 无锡麟力科技有限公司 小功率片内整流桥电路

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0323715A (ja) * 1989-06-20 1991-01-31 Mitsubishi Electric Corp 出力回路
JPH0323712A (ja) * 1989-06-20 1991-01-31 Mitsubishi Electric Corp 半導体集積回路
JPH03232193A (ja) * 1990-02-06 1991-10-16 Mitsubishi Electric Corp 出力回路
US5023488A (en) * 1990-03-30 1991-06-11 Xerox Corporation Drivers and receivers for interfacing VLSI CMOS circuits to transmission lines
US5148056A (en) * 1991-03-27 1992-09-15 Mos Electronics Corp. Output buffer circuit
US5408146A (en) * 1992-01-31 1995-04-18 Lsi Logic Corporation High performance backplane driver circuit
JP2894897B2 (ja) * 1992-07-06 1999-05-24 富士通株式会社 半導体集積回路
US5347169A (en) * 1992-09-08 1994-09-13 Preslar Donald R Inductive load dump circuit

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US5563542A (en) 1996-10-08

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