JPH03232193A - 出力回路 - Google Patents
出力回路Info
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- JPH03232193A JPH03232193A JP2026591A JP2659190A JPH03232193A JP H03232193 A JPH03232193 A JP H03232193A JP 2026591 A JP2026591 A JP 2026591A JP 2659190 A JP2659190 A JP 2659190A JP H03232193 A JPH03232193 A JP H03232193A
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- output
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- ringing
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Links
- 239000003990 capacitor Substances 0.000 claims abstract description 11
- 230000005669 field effect Effects 0.000 claims description 2
- 230000001629 suppression Effects 0.000 abstract description 4
- 239000004065 semiconductor Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000007257 malfunction Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 240000001973 Ficus microcarpa Species 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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- Static Random-Access Memory (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体記憶装置などの出力回路に関するもの
である。
である。
種々の装置においてその信号を出力する出力回路が用い
られており、第３図はその一例として示す従来の半導体
記憶装置（ＤＲＡＩＪ 、 ＳＲＡ！ｉ１等）の出力回
路の回路図である。図において、（１）はメモリセル（
図示せず）からの読出し信号ＲＤ（以下ＲＤ倍信号称す
）及び出力イネーブル信号−０Ｅ（以下−ＯＥ倍信号称
す）を受けて所要の信号を出力するゲート制御回路、（
２）はゲート制御回路（１）の出力信号を受けて所要の
出力データ信号り。を生成する駆動回路、（３）はＲＤ
倍信号入力端子、（４）はφＯＥ信号の入力端子、（５
）はＤ０信号の出力端子、（１１）〜（１３）はインバ
ータ回路、（１４）、 （１５）はＮＡＮＤ回路、Ｑｌ
、Ｑ２はコ型電界効果トランジスタ（以下ｐ−ＦＥＴと
称す）である。Ｌは出力端子（５）側の配線やリードフ
レームの持つインダクタンスを等制約に示したもの、Ｖ
ＣＣは電源電圧、ＧＮＤは接地レベル、Ｎ１は出力ノー
ドである。
られており、第３図はその一例として示す従来の半導体
記憶装置（ＤＲＡＩＪ 、 ＳＲＡ！ｉ１等）の出力回
路の回路図である。図において、（１）はメモリセル（
図示せず）からの読出し信号ＲＤ（以下ＲＤ倍信号称す
）及び出力イネーブル信号−０Ｅ（以下−ＯＥ倍信号称
す）を受けて所要の信号を出力するゲート制御回路、（
２）はゲート制御回路（１）の出力信号を受けて所要の
出力データ信号り。を生成する駆動回路、（３）はＲＤ
倍信号入力端子、（４）はφＯＥ信号の入力端子、（５
）はＤ０信号の出力端子、（１１）〜（１３）はインバ
ータ回路、（１４）、 （１５）はＮＡＮＤ回路、Ｑｌ
、Ｑ２はコ型電界効果トランジスタ（以下ｐ−ＦＥＴと
称す）である。Ｌは出力端子（５）側の配線やリードフ
レームの持つインダクタンスを等制約に示したもの、Ｖ
ＣＣは電源電圧、ＧＮＤは接地レベル、Ｎ１は出力ノー
ドである。
第４図は第３図の出力回路の動作を示すタイミングチャ
ートである５図において、まず、ある指定されたアドレ
スのメモリセルの記憶データがＲＤ信号として読出され
る。ＲＤ倍信号決まると、次に−ＯＥ信号がＨレベルに
なる。 −ｏＥ倍信号最初Ｌレベルであり、この期間に
おいてはｎ−Ｌ’ＥＴＱＩ、ローｒＥＴＱ、２のゲート
はＬｌ／ベルとなるため共にＯＦＦ状態になるので、出
力信号Ｄｏは高インピーダンス状態となる。その後、−
ｏＥ倍信号Ｈレベルになると、ＲＤ倍信号Ｈレベルであ
れば、ｎ−ＦＥＴＱｌはゲート電位が■となるのでＯＮ
状態となるがｎ−ＦＥＴＱ２はゲート電位がＬとなるの
でｏｔｒｔ’状態となって出力訪は■となる。また、Ｒ
Ｄ倍信号Ｌレベルであれば、ローＦ Ｅ Ｔ Ｑ、 １
はゲート電位がＬとなって０ＦＩｉ”状態となり、 ｎ
−Ｆ’ＥＴＱ、２はゲート電位がＨとなってＯＮ状態と
なるので、加信号はＬとなる。
ートである５図において、まず、ある指定されたアドレ
スのメモリセルの記憶データがＲＤ信号として読出され
る。ＲＤ倍信号決まると、次に−ＯＥ信号がＨレベルに
なる。 −ｏＥ倍信号最初Ｌレベルであり、この期間に
おいてはｎ−Ｌ’ＥＴＱＩ、ローｒＥＴＱ、２のゲート
はＬｌ／ベルとなるため共にＯＦＦ状態になるので、出
力信号Ｄｏは高インピーダンス状態となる。その後、−
ｏＥ倍信号Ｈレベルになると、ＲＤ倍信号Ｈレベルであ
れば、ｎ−ＦＥＴＱｌはゲート電位が■となるのでＯＮ
状態となるがｎ−ＦＥＴＱ２はゲート電位がＬとなるの
でｏｔｒｔ’状態となって出力訪は■となる。また、Ｒ
Ｄ倍信号Ｌレベルであれば、ローＦ Ｅ Ｔ Ｑ、 １
はゲート電位がＬとなって０ＦＩｉ”状態となり、 ｎ
−Ｆ’ＥＴＱ、２はゲート電位がＨとなってＯＮ状態と
なるので、加信号はＬとなる。
第４図はＲＤ倍信号Ｌレベルの場合、すなわち出力Ｄｏ
がＬになる場合のタイミングチャートを示している。
がＬになる場合のタイミングチャートを示している。
〔発明が解決しようとする課題１
半導体記憶装置の出力回路に要求される条件としては■
：動作速度が速いこと、■：駆動電流が大きいこと、■
：動作時にリンギングを生じないこと等が挙げられる。
：動作速度が速いこと、■：駆動電流が大きいこと、■
：動作時にリンギングを生じないこと等が挙げられる。
ところが第３図の従来の出力回路においては、出力信号
ＤｏがＨからＬへ変化するときに信号波形にアンダーシ
ュートとそのリンギングを生じて、外部回路を誤動作さ
せるという問題があり、最近の微細加工技術の進歩によ
り、半導体記憶装置が高集積化され、集積回路内部のゲ
ートの動作速度が向上するにつれて出力回路の動作速度
も向上するため、上記問題点がクローズアップされてき
ている。
ＤｏがＨからＬへ変化するときに信号波形にアンダーシ
ュートとそのリンギングを生じて、外部回路を誤動作さ
せるという問題があり、最近の微細加工技術の進歩によ
り、半導体記憶装置が高集積化され、集積回路内部のゲ
ートの動作速度が向上するにつれて出力回路の動作速度
も向上するため、上記問題点がクローズアップされてき
ている。
第５図は出力信号ＤｏがＨからＬへ変化した場合に生じ
ることが予想される現象の説明図で、第５図（ａ）は出
力信号Ｄｏのアンダーシュートとそのリンギングの発生
状況を説明する図、第５図（ｂ）は第５図ら）の出力信
号Ｄｏにより生成された信号の波形を示す図である。
ることが予想される現象の説明図で、第５図（ａ）は出
力信号Ｄｏのアンダーシュートとそのリンギングの発生
状況を説明する図、第５図（ｂ）は第５図ら）の出力信
号Ｄｏにより生成された信号の波形を示す図である。
この図より明らかなように、出力ＤＯが丘からＬへの急
峻な立下りにより、大きなアンダーシュートとそのリン
ギング（Ｏ印）部を生じて一部（斜線部）がＬの設定値
を超過したため〔第５図（ａ） ］、これにより生成さ
れた信号で本来りのものがＨ（斜線部）となり、誤動作
した場合を示している。
峻な立下りにより、大きなアンダーシュートとそのリン
ギング（Ｏ印）部を生じて一部（斜線部）がＬの設定値
を超過したため〔第５図（ａ） ］、これにより生成さ
れた信号で本来りのものがＨ（斜線部）となり、誤動作
した場合を示している。
ところが、駆動回路（２）の伝播遅延時間は出力ノード
ａ１の負荷容量Ｃの充放電時間によって決定され、負荷
容量Ｃとｖ−ＧＬｉ’ＴＱ１．あるいはｎ −Ｆ Ｅ
ＴＱ、２のオン抵抗値との積に比例する。ところが出力
信号ＤＯがＬからＲへ変化するときは、ｎ−Ｌ’ＥＴＱ
Ｉでは信号レベルが高くなるに従い、ゲート電位とドレ
イン電位（出力ノードＮ１の電位）との差が小さくなる
ので、そのオン抵抗が極端に大きくなって充電電流の変
化が小さく、かつ時定数が大きくなるのに対して、出力
信号がＨからＬになる場合には、ｖ−Ｆ’ＥＴＱ２のオ
ン抵抗は低く一定しており、放電電流の変化は大きく時
定数も小さい。
ａ１の負荷容量Ｃの充放電時間によって決定され、負荷
容量Ｃとｖ−ＧＬｉ’ＴＱ１．あるいはｎ −Ｆ Ｅ
ＴＱ、２のオン抵抗値との積に比例する。ところが出力
信号ＤＯがＬからＲへ変化するときは、ｎ−Ｌ’ＥＴＱ
Ｉでは信号レベルが高くなるに従い、ゲート電位とドレ
イン電位（出力ノードＮ１の電位）との差が小さくなる
ので、そのオン抵抗が極端に大きくなって充電電流の変
化が小さく、かつ時定数が大きくなるのに対して、出力
信号がＨからＬになる場合には、ｖ−Ｆ’ＥＴＱ２のオ
ン抵抗は低く一定しており、放電電流の変化は大きく時
定数も小さい。
以上の理由から出力信号ＤｏがＬからＲへ変化するとき
Ｋは、駆動回路（２）の伝播遅延時間が長くて変化が緩
やかなため、オーバーシュートとそのリンギングが問題
となることはないが、出力信号ＤＯが■からＬへ変化す
るときＫは、駆動回路（２）の伝播−遅延時間が短く変
化が急峻となり、問題となりやすい。
Ｋは、駆動回路（２）の伝播遅延時間が長くて変化が緩
やかなため、オーバーシュートとそのリンギングが問題
となることはないが、出力信号ＤＯが■からＬへ変化す
るときＫは、駆動回路（２）の伝播−遅延時間が短く変
化が急峻となり、問題となりやすい。
出力が■からＬに変化するときのアンダーシュドとその
リンギングを抑制する方法として、■：ｒｒ−ＦＥＴＱ
２のオン抵抗を大きくする。
リンギングを抑制する方法として、■：ｒｒ−ＦＥＴＱ
２のオン抵抗を大きくする。
■：負荷容量を小さくして放電電流を小さくする。
■：出力ノードＮ１のインダクタンスＬを小さくする。
等が考えられる。
しかし、！ＩＩ−Ｆ’ＥＴＱ２のオン抵抗を大きくする
と、出力信号Ｄｏの変化の時定数が大きくなって動作時
間の遅延が生じるという問題がある。また、負荷容量を
小さくするということは使用条件を限定する要因であり
、さらＫ、出力ノードＮ１のインダクタンスを小さくす
ることは半導体記憶装置の多機能化への要求が強く、パ
ッケージピン数が増加している今日では、限界がある等
の問題があるため、いずれの方法を適用するのも困難で
あつ九０この発明は上記のような問題点を解決するため
Ｋなされたもので、出力動作時間を遅延させるこなく、
外部回路を誤動作させる信号を発生しない出力回路を得
ることを目的とする。
と、出力信号Ｄｏの変化の時定数が大きくなって動作時
間の遅延が生じるという問題がある。また、負荷容量を
小さくするということは使用条件を限定する要因であり
、さらＫ、出力ノードＮ１のインダクタンスを小さくす
ることは半導体記憶装置の多機能化への要求が強く、パ
ッケージピン数が増加している今日では、限界がある等
の問題があるため、いずれの方法を適用するのも困難で
あつ九０この発明は上記のような問題点を解決するため
Ｋなされたもので、出力動作時間を遅延させるこなく、
外部回路を誤動作させる信号を発生しない出力回路を得
ることを目的とする。
この発明に係る出力回路は、出力の駆動回路の入力信号
を入力とする遅延回路と、この遅延回路の出力によって
ＯＮするｎ−ＦＥＴによって出力ノードに接続される容
量とを備え、出力のＬ続出し時に、出力がＬレベルの設
定値になった時点で、出力ノードに容量を接続すること
によって、出力のリンギングを抑える出力リンギング制
御回路を設けたものであろう 〔作用〕 この発明における出力回路は、出力Ｄｏが高インピーダ
ンスからＬレベルの設定値に到達するまでは、出力リン
ギング制御回路の容量は出力ノードに接続されないため
動作の遅れは生じないつその後、遅延回路の出力を受け
て容量が接続されるためアクセスの遅延を生じることな
く、出力リンギングが抑えられる。
を入力とする遅延回路と、この遅延回路の出力によって
ＯＮするｎ−ＦＥＴによって出力ノードに接続される容
量とを備え、出力のＬ続出し時に、出力がＬレベルの設
定値になった時点で、出力ノードに容量を接続すること
によって、出力のリンギングを抑える出力リンギング制
御回路を設けたものであろう 〔作用〕 この発明における出力回路は、出力Ｄｏが高インピーダ
ンスからＬレベルの設定値に到達するまでは、出力リン
ギング制御回路の容量は出力ノードに接続されないため
動作の遅れは生じないつその後、遅延回路の出力を受け
て容量が接続されるためアクセスの遅延を生じることな
く、出力リンギングが抑えられる。
〔実施例］
以下、この発明の一実施例を図について説明するう
第１図はこの発明の一実施例を示す半導体記憶装置の出
力回路の回路図で、図中、前記従来のものと同一符号は
同−又は相当部分を示す。図において、（６）はリンギ
ング抑制回路で、出力のＬ読み出し時すなわちノードＮ
２がＲレベルになる時、リンギングの発生を抑制する。
力回路の回路図で、図中、前記従来のものと同一符号は
同−又は相当部分を示す。図において、（６）はリンギ
ング抑制回路で、出力のＬ読み出し時すなわちノードＮ
２がＲレベルになる時、リンギングの発生を抑制する。
その回路構成はノードＮ２の電位を入力とする遅延回路
と、その遅延回路の出力ノードＮ３をゲート入力とする
ｎ−ＦＥＴＱ３と、更にｎ−Ｆ’ＥＴＱ３がＯＮするこ
とによって出力ノードＮｌに接続される容量Ｃ１とから
構成されている。
と、その遅延回路の出力ノードＮ３をゲート入力とする
ｎ−ＦＥＴＱ３と、更にｎ−Ｆ’ＥＴＱ３がＯＮするこ
とによって出力ノードＮｌに接続される容量Ｃ１とから
構成されている。
第２図は第１図の出力回路の動作を示すタイミングチャ
ートである。
ートである。
次に第２図を基に動作について説明する。尚、時刻ｔｏ
までのノードＮ２がＬからＨへ立上るまでの変化は前記
従来のものと同一である。従来のものでも述べたように
、ＲＤ倍信号Ｌの状態において出力イネーブル信号−〇
ＥがＬからＨに変化するとノードＮ２の電位はＲレベル
になりｎ−Ｆ’ｇＴＱ２はＯＮするため、出力信号Ｄｏ
は高インピーダンス状態からＬレベルへ向かう。同時に
、ノードＮ２の電位は出力リンギング抑制回路中の遅延
回路を介してｎ−Ｆ’ＥＴＱ３のゲートのノードＮ３に
伝達される口このノードＮ３にノードＮ２の電位が伝わ
る時刻がｔｌであり、この時刻は出力信号ＤｏがＬレベ
ルの設定値に変化した時刻と同一に設定する。時刻ｔ１
でノード吋３が立上るとＤ−Ｆ’ＥＴＱ３がＯＮＬ、出
力ノードＮ１と容量Ｃ１が接続される。この動作によっ
て、急峻に立下ってきた出力信号の電位変化を緩和させ
、アンダーシュート及びリンギングを抑制することがで
きる。
までのノードＮ２がＬからＨへ立上るまでの変化は前記
従来のものと同一である。従来のものでも述べたように
、ＲＤ倍信号Ｌの状態において出力イネーブル信号−〇
ＥがＬからＨに変化するとノードＮ２の電位はＲレベル
になりｎ−Ｆ’ｇＴＱ２はＯＮするため、出力信号Ｄｏ
は高インピーダンス状態からＬレベルへ向かう。同時に
、ノードＮ２の電位は出力リンギング抑制回路中の遅延
回路を介してｎ−Ｆ’ＥＴＱ３のゲートのノードＮ３に
伝達される口このノードＮ３にノードＮ２の電位が伝わ
る時刻がｔｌであり、この時刻は出力信号ＤｏがＬレベ
ルの設定値に変化した時刻と同一に設定する。時刻ｔ１
でノード吋３が立上るとＤ−Ｆ’ＥＴＱ３がＯＮＬ、出
力ノードＮ１と容量Ｃ１が接続される。この動作によっ
て、急峻に立下ってきた出力信号の電位変化を緩和させ
、アンダーシュート及びリンギングを抑制することがで
きる。
なお、上記実施例では駆動回路（２）はローＬｉ’ＥＴ
Ｑ１、Ｑ２で構成した場合を示したが、ＱｌをＰ−Ｅ’
Ｒ：Ｔとしたｃ−ｔａｏｓ構成のものであってもよく、
更にまた、半導体記ｔ！！装置の出力回路の場合を示し
たが他の装置の出力回路であってもよいっ〔発明の効果
〕 以上のようにこの発明によれば出力データがＬレベルに
なった時に、出力ノードに容量を接続する出力リンギン
グ制御回路を設けたので、外部回路を誤動作させるノイ
ズを発生しない出力回路が得られるという効果があろう
Ｑ１、Ｑ２で構成した場合を示したが、ＱｌをＰ−Ｅ’
Ｒ：Ｔとしたｃ−ｔａｏｓ構成のものであってもよく、
更にまた、半導体記ｔ！！装置の出力回路の場合を示し
たが他の装置の出力回路であってもよいっ〔発明の効果
〕 以上のようにこの発明によれば出力データがＬレベルに
なった時に、出力ノードに容量を接続する出力リンギン
グ制御回路を設けたので、外部回路を誤動作させるノイ
ズを発生しない出力回路が得られるという効果があろう
第１図はこの発明の一実施例を示す出力回路の回路図、
第２図は第１図の出力回路の動作を示すタイミングチャ
ート、第３図は従来の出力回路の回路図、第４図は第３
図の出力回路の動作を示すタイミングチャート、第５図
は従来の出力回路の出力データ信号の変化時に発生する
現象の説明図である。 図において、（１）はゲート制御回路、（２）は駆動回
路、（３） 、 （４）は入力端子、（５）は出力端子
、（６）はリンギング抑制回路、ＨＤは読出しデータ信
号、−ｏＥは出力イネーブル信号、Ｄｏは出力データ信
号を示すう なお、図中、同一符号は同一、又は相当部分を示す。 第１図 ２゛、シｖＪ１回路 Ｊ、４人７７立酷子 ５ 出７７ｆｓ） ６ リレへ７２ネジ制回路 ＲＤ 窮乞出し／ヲータ１１１号 為Ｅ出引半−７°ル）１１子 へ 出Ｏ７−タ４１号 ＋ Ｊ 第２図 τｏＴ１ 第３図 ｏＥ 第４図
第２図は第１図の出力回路の動作を示すタイミングチャ
ート、第３図は従来の出力回路の回路図、第４図は第３
図の出力回路の動作を示すタイミングチャート、第５図
は従来の出力回路の出力データ信号の変化時に発生する
現象の説明図である。 図において、（１）はゲート制御回路、（２）は駆動回
路、（３） 、 （４）は入力端子、（５）は出力端子
、（６）はリンギング抑制回路、ＨＤは読出しデータ信
号、−ｏＥは出力イネーブル信号、Ｄｏは出力データ信
号を示すう なお、図中、同一符号は同一、又は相当部分を示す。 第１図 ２゛、シｖＪ１回路 Ｊ、４人７７立酷子 ５ 出７７ｆｓ） ６ リレへ７２ネジ制回路 ＲＤ 窮乞出し／ヲータ１１１号 為Ｅ出引半−７°ル）１１子 へ 出Ｏ７−タ４１号 ＋ Ｊ 第２図 τｏＴ１ 第３図 ｏＥ 第４図
Claims (1)
- 入出力端子間に入力データ信号及び制御信号により制
御されるゲート制御回路と、このゲート制御回路により
制御されて所要のデータ信号を出力する駆動回路とを備
え、前記駆動回路の出力側が高インピーダンス状態とな
つた後、レベルの変化した上記データ信号を出力する出
力回路において、上記駆動回路の出力データ信号が高イ
ンピーダンス状態から低レベルに到達したときにＯＮす
る電界効果トランジスタを介して出力ノードに容量が接
続される出力リンギング制御回路が設けられたことを特
徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2026591A JPH03232193A (ja) | 1990-02-06 | 1990-02-06 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2026591A JPH03232193A (ja) | 1990-02-06 | 1990-02-06 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03232193A true JPH03232193A (ja) | 1991-10-16 |
Family
ID=12197781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2026591A Pending JPH03232193A (ja) | 1990-02-06 | 1990-02-06 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03232193A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0435411A (ja) * | 1990-05-30 | 1992-02-06 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JPH0897676A (ja) * | 1994-09-27 | 1996-04-12 | Nec Corp | 出力回路 |
-
1990
- 1990-02-06 JP JP2026591A patent/JPH03232193A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0435411A (ja) * | 1990-05-30 | 1992-02-06 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JPH0897676A (ja) * | 1994-09-27 | 1996-04-12 | Nec Corp | 出力回路 |
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