KR0161486B1 - 로딩 보상회로를 갖는 반도체장치 - Google Patents

Abstract

로딩 보상회로를 갖는 반도체장치가 포함되어 있다. 본 발명은, 드라이버단의 출력신호를 하나 이상의 버스라인을 통하여 리시버단으로 전송하는 반도체장치에 있어서, 상기 버스라인의 소정의 지점에 위치하며, 상기 버스라인을 통해 전송된 상기 드라이버단의 출력신호를 받아 버퍼링하는 논리 수단 및 상기 논리 수단의 출력신호를 받아 드라이브하는 드라이빙 수단으로 구성된 로딩 보상회로를 구비하는 것을 특징으로 한다. 상기 논리 수단은 상기 드라이버단의 출력신호를 각각 받아 버퍼링하는 하나 이상의 인버터로 구성되며, 상기 드라이빙 수단은 상기 논리 수단의 출력단이 게이트에 각각 접속된 피모스 및 엔모스 트랜지스터로 이루어진 하나 이상의 인버터로 구성됨을 특징으로 한다. 따라서 본 발명은, 데이터신호가 통과하는 버스라인의 길이가 길어도 상기 버스라인을 통과한 데이터신호의 경사를 개선하고 펄스모양에 가까운 파형을 얻을 수 있는 장점이 있다.

Description

로딩 보상회로를 갖는 반도체장치

제1도는 종래기술에 따른 데이터신호 전송회로를 나타내는 도면이다.

제2도는 본 발명에 따른 로딩 보상회로를 포함하는 데이터신호 전송회로를 나타내는 도면이다.

제3도 및 제5도는 제1도의 종래기술에 따른 데이터신호 전송회로에 대한 파형도를 나타내는 도면이다.

제4도 및 제6도는 제2도의 본 발명에 따른 로딩 보상회로를 포함하는 데이터신호 전송회로에 대한 파형도를 나타내는 도면이다.

본 발명은 반도체장치에 관한 것으로, 특히 데이터신호가 통과하는 버스라인(Bus Line)의 길이가 길어도 상기 데이터신호의 경사(Slope)를 개선할 수 있는 로딩(Loading) 보상회로를 갖는 반도체장치에 관한 것이다.

반도체장치의 집적도가 높아짐에 따라 칩 크기는 증가하고 있고, 이에 따라 칩 내부에 존재하는 버스라인의 길이도 더욱 증가하고 있다.

상기 버스라인의 길이가 길 경우에는, 상기 버스라인에 기생적으로 존재하는 로딩(저항 및 커패시턴스)이 상대적으로 증가하게되어, 상기 버스라인을 통과하는 데이터신호의 경사(Slope)가 완만하게 길어지는 결과를 낳게 된다.

따라서 상기 데이터신호가 고주파(High Frequency)로 동작할 때, 상기 데이터신호의 경사가 지나치게 완만하게 길어지면 오동작을 하여 목적하는 출력신호를 얻지 못하게 되고, 또한 상기 버스라인을 통과할 때 발생되는 지연시간이 전체 엑세스시간(Access Time)에서 차지하는 비율이 커지게 된다.

상기 문제점을 개선하기 위해 종래에 사용한 방법으로서는, 상기 버스라인의 폭(Width) 및 간격(Space)을 최적화하여 상기 버스라인의 RC상수를 최소화하는 방법, 상기 버스라인을 구동하는 드라이버(Driver) 크기를 적절하게 키우는 방법, 및 칩 구조(Architecture)를 적절히 이용하여 상기 버스라인의 길이를 최소화하는 방법등이 있 다.

그러나 상기 버스라인의 폭 및 간격을 최적화하는 방법은 칩 크기에 미치는 영향이 있어 한계가 있고, 상기 드라이버 크기를 키우는 방법은 상기 드라이버 크기를 너무 키우게 되면 전류소모량이 늘어나게 되고 상기 드라이버에 연결되는 인버터 체인(Inverter Chain)의 지연시간을 증가시키는 단점이 있다.

또한 상기 칩 구조를 이용하는 방법은, 상기 칩 구조를 결정짓는 요소가 상기 버스라인의 길이보다는 전체 논리회로들의 배치나 본딩패드(Bonding PAD)의 위치, 특히 메모리장치에 있어서는 코어어레이(Core Array)의 구성방법등에 더욱 의존하므로, 상기 버스라인의 길이를 최소화시키는 데에는 한계가 있다.

제1도는 종래기술에 따른 데이터신호 전송회로를 나타내는 도면이다.

제1도를 참조하면, 종래기술에 따른 데이터신호 전송회로는, 데이터신호를 입력단(IN)으로 받아 구동하는 인버터(I3)로 구성되는 드라이버단(1), 상기 드라이버단(1)의 출력단(A)에서 출력신호를 받아 전송하며 부하저항(R)과 부하 캐패시턴스(C)를 갖는 버스라인(3), 상기 버스라인(3)의 소정의 지점(B)에 접속되고 상기 버스라인(3)을 통해 전송된 신호를 받아 출력단(OUT)에 출력시키는 인버터(I4)로 구성되는 리시버단(5)을 구비한다.

제3도는 제1도의 종래기술에 따른 데이터신호 전송회로의 입력단(IN)에 하이펄스(High Pulse)가 인가될 때, 각 노드(Node)에서의 파형도를 나타내는 도면이고, 제5도는 제1도의 데이터신호 전송회로의 입력단(IN)에 로우펄스(Low Pulse)가 인가될 때, 각 노드(Node)에서의 파형도를 나타내는 도면이다. 제3도 및 제5도를 참조하면, 상기 입력단(IN)에 하이펄스 또는 로우펄스의 데이터신호가 인가될 때, 제1도에서 버스라인(3)의 소정의 위치(B)에서의 상기 데이터신호의 파형도는 상기 버스라인(3)에 존재하는 로딩(R,C)에 의해 영향을 받아 완만한 경사를 갖게된다는 것을 알 수 있다.

이에 따라 상기 버스라인(3)을 통과한 상기 데이터신호가 충분히 리시버단(5)에 전달되지 못하여, 상기 리시버단(5)을 통과한 데이터신호, 즉 상기 리시버단(5)의 출력신호(OUT)도 목적했던 온전한 신호가 되지 못한다.

상술하였듯이 종래기술에 따른 데이터신호 전송회로는, 버스라인의 길이가 길 경우에, 상기 버스라인에 기생적으로 존재하는 로딩(저항 및 커패시턴스)에 의해 상기 버스라인을 통과하는 데이터신호의 경사가 완만하게 길어지는 단점이 있다.

이에 따라 상기 데이터신호가 고주파로 동작할 때, 상기 데이터신호의 경사가 지나치게 완만하게 길어지면 오동작을 하여 목적하는 출력신호를 얻지 못할 수 있다.

따라서 본 발명의 목적은, 데이터신호가 통과하는 버스라인의 길이가 길어도 상기 데이터신호의 경사를 개선할수 있는 로딩 보상회로를 갖는 반도체장치를 제공하는 데 있다.

상기 목적을 달성하기 위한 본 발명에 따른 로딩 보상회로를 갖는 반도체장치는,

드라이버단의 출력신호를 하나 이상의 버스라인을 통하여 리시버단으로 전송하는 반도체장치에 있어서,

상기 버스라인의 소정의 지점에 위치하며, 상기 버스라인을 통해 전송된 상기 드라이버단의 출력신호를 받아 버퍼링하는 논리 수단 및 상기 논리 수단의 출력신호를 받아 드라이브하는 드라이빙 수단으로 구성된 로딩 보상회로를구비하는 것을 특징으로 한다.

상기 논리 수단은 상기 드라이버단의 출력신호를 각각 받아 버퍼링하는 하나 이상의 인버터로 구성되며, 상기 드라이빙 수단은 상기 논리 수단의 하나 이상의 인버터의 출력단이 게이트에 각각 접속된 피모스 및 엔모스 트랜지스터로 이루어진 하나 이상의 인버터로 구성됨을 특징으로 한다.

이하 첨부도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명한다.

제2도는 본 발명에 따른 로딩 보상회로를 포함하는 데이터신호 전송회로를 나타내는 도면이다.

제2도를 참조하면, 상기 로딩 보상회로를 포함하는 데이터신호 전송회로는, 데이터신호를 입력단(IN)으로 받아 구동하는 인버터(I3)로 구성되는 드라이버단(1), 상기 드라이버단(1)의 출력단(A)에서 출력신호를 받아 전송하며 부하 저항(R)과 부하 캐패시턴스(C)를 갖는 버스라인(3), 상기 버스라인(3)의 소정의 지점(B)에 위치하며 상기 버스라인(3)을 통해 전송된 상기 드라이버단(1)의 출력신호를 받아 버퍼링하는 논리 수단(4a) 및 상기 논리 수단(4a)의 출력신호를 받아 드라이브하는 드라이빙 수단(4b)으로 구성된 로딩 보상회로(4)를 구비한다.

상기 논리 수단(4a)은 상기 드라이버단(1)의 출력신호를 각각 받아 버퍼링하는 제1 및 제2인버터(I1,I2)로 구성되며, 상기 드라이빙 수단(4b)은 상기 논리 수단(4a)의 제1 및 제2인버터(I1,I2)의 출력단이 게이트에 각각 접속된 피모스 및 엔모스 트랜지스터(MP,MN)로 이루어진 하나 이상의 인버터로 구성된다.

제4도는 제2도의 데이터신호 전송회로의 입력단(IN)에 하이펄스(High Pulse)가 인가될 때, 각 노드(Node)에서의 파형도를 나타내는 도면이고, 제6도는 제2도의 데이터신호 전송회로의 입력단(IN)에 로우펄스(Low Pulse)가 인가될 때, 각 노드(Node)에서의 파형도를 나타내는 도면이다.

제4도 및 제6도를 참조하면, 제2도에서의 입력단(IN)에 하이펄스 또는 로우펄스의 데이터신호가 인가될 때, 상기 버스라인(3) 및 로딩 보상회로(4)를 통과한 다음에, 상기 리시버단(5)을 통과하여 출력단(OUT)에 나타나는 데이터신호는 급격한 경사를 갖는 펄스모양에 가까운 파형도를 갖는다는 것을 알 수 있다.

제2도에 보여진 본 발명에 다른 로딩 보상회로를 갖는 데이터 전송회로의 동작을 제4도 및 제6도의 파형도를 참조하여 설명한다.

제2도의 드라이버단(1)의 입력단(IN)에 입력되는 데이터신호가 하이펄스인 경우에는, 상기 로딩 보상회로(4)에 있어서 논리 수단(4a)의 제1 및 제인버터(I1,I2)의 트립 포인트(Trip Point)를 높이고, 드라이빙 수단(4b)의 피모스 트랜지스터(MP)와 엔모스 트랜지스터(MN)의 크기비율(Size Ratio)을 상기 엔모스 트랜지스터(MN)가 크도록 구성한다.

따라서 상기 버스라인(3)의 소정의 지점(B)을 통과한 데이터신호의 전압레벨이 공급전압(VDD) 레벨과 상기 제1 및 제2인버터(I1,I2)의 트립 포인트 전압레벨 사이에 있는 동안에는, 상기 피모스 트랜지스터(MP)를 통하여 상기 버스라인(3)에서의 충전(Charging)을 도와주게 된다.

또한 상기 버스라인(3)의 소정의 지점(B)을 통과한 상기 테이터신호의 전압레벨이 상기 제1 및 제인버터(I1,I2)의 트립 포인트 전압레벨과 접지전압(VSS) 레벨 사이에 있는 동안에는, 상기 엔모스 트랜지스터(MN)를 통하여 상기 버스라인(3)에서의 방전(Discharging)을 도와주게 된다.

이에 따라 제4도에서와 같이 상기 로딩 보상회로(4)를 통과한 데이터신호의 로우(Low)구간이 넓어지게 되어, 상기 로딩 보상회로(4)를 통과한 데이터신호를 받아 인버팅시키는 리시버단(5)의 출력단(OUT)에서의 데이터신호 파형은 펄스에 가까운 모양을 갖게 된다.

그리고 제2도의 드라이버단(1)의 입력단(IN)에 입력되는 데이터신호가 로우펄스인 경우에는, 상기 로딩 보상회로(4)의 제1 및 제2인버터(I1,I2)의 트립 포인트(Trip Point)를 낮추고, 상기 피모스 트랜지스터(MP)와 엔모스 트랜지스터(MN)의 크기비율(Size Ratio)을 상기 피모스 트랜지스터(MP)가 크도록 구성한다.

따라서 상기 버스라인(3)의 소정의 지점(B)을 통과한 데이터신호의 전압레벨이 접지전압(VSS) 레벨과 상기 제1 및 제2인버터(I1,I2)의 트립포인트 전압레벨 사이에 있는 동안에는, 상기 엔모스 트랜지스터(MN)를 통하여 상기 버스라인(3)에서의 방전(Discharging)을 도와주게 된다.

또한 상기 버스라인(3)의 소정의 지점(B)을 통과한 상기 데이터신호의 전압레벨이 상기 제1 및 제2인버터(I1,I2)의 트립 포인트 전압레벨과 공급전압(VDD) 레벨 사이에 있는 동안에는, 상기 피모스 트랜지스터(MP)를 통하여 상기 버스라인(3)에서의 충전(Charging)을 도와주게 된다.

이에 따라 제6도에서와 같이 상기 로딩 보상회로(4)를 통과한 데이터신호의 하이(High)구간이 넓어지게 되어, 상기 로딩 보상회로(4)를 통과한 데이터신호를 받아 인버팅시키는 리시버단(5)의 출력단(OUT)에서의 데이터신호 파형은 펄스에 가까운 모양을 갖게 된다.

상기 본 발명에 따른 로딩 보상회로(4)를 사용할 때 고려해야 할 사항으로서는, 상기 로딩 보상회로(4)에 입력되는 데이터신호의 상태에 따라서, 즉 하이펄스인 경우 또는 로우펄스인 경우에 따라서, 상기 로딩 보상회로(4)의 제1 및 제2인버터(I1,I2)를 구성하는 트랜지스터(도시되지 않았음), 피모스 트랜지스터(MP), 엔모스 트랜지스터(MN)의 크기가 결정되어야 하고 선택적으로 사용되어야 한다는 것이다.

상술한 본 발명에 따른 로딩 보상회로를 갖는 반도체장치는, 테이터신호가 통과하는 버스라인의 길이가 길어도, 상기 버스라인을 통과한 데이터신호의 경사를 개선하고 펄스모양에 가까운 파형을 얻을 수 있는 장점이 있다.

또한 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 범위내에서 다양한 변형이 가능하다.

Claims (3)

1. 드라이버단의 출력신호를 하나 이상의 버스라인을 통하여 리시버단으로 전송하는 반도체장치에 있어서, 상기 버스라인의 소정의 지점에 위치하며, 상기 버스라인을 통해 전송된 상기 드라이버단의 출력신호를 받아 버퍼링하는 논리 수단 및 상기 논리 수단의 출력신호를 받아 드라이브하는 드라이빙 수단으로 구성된 로딩 보상회로를 구비하는 것을 특징으로 하는 반도체장치.
2. 제1항에 있어서, 상기 논리 수단은 상기 드라이버단의 출력신호를 각각 받아 버퍼링하는 하나 이상의 인버터로 구성됨을 특징으로 하는 반도체장치.
3. 제1항에 있어서, 상기 드라이빙 수단은, 상기 논리 수단의 출력단이 게이트에 각각 접속된 피모스 및 엔모스 트랜지스터로 이루어진 하나 이상의 인버터로 구성됨을 특징으로 하는 반도체장치.