KR930008226Y1

KR930008226Y1 - D플립플롭/2분주 회로

Info

Publication number: KR930008226Y1
Application number: KR2019900019695U
Authority: KR
Inventors: 김직
Original assignee: 금성일렉트론 주식회사; 문정환
Priority date: 1990-12-13
Filing date: 1990-12-13
Publication date: 1993-12-13
Also published as: KR920014067U

Abstract

내용 없음.

Description

D플립플롭/2분주 회로

제 1a 도는 종래의 D 플립플롭 회로도.

제 1b 도는 종래의 2분주 회로도.

제 2 도는 본 고안에 따른 D플립플롭/2분주 회로도.

제 2a 도는 제 1 도 회로의 블럭도.

제 2b 도는 본 고안에 따른 기능 테이블도.

제 3 도는 본 고안에 따른 동작 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

21∼25 : 클락트 인버터 26∼30 : 인버터

31,32 : 트랜스미션 게이트

본 고안은 D플립플롭/2분주 회로에 관한 것으로 특히 제어신호에 따라 플립플롭 또는 2분주의 기능(Function)을 선택하기에 적당하도록 한 D플립플롭/2분주 회로에 관한 것이다.

제 1a 도는 종래의 D-플립플롭 회로도로서 리셋신호(Reset)는 트랜스미션 게이트(7)를 통해 인버터(3)의 입력단과 트랜스미션 게이트(8)와 연결되고, 클락신호(CK)는 인버터(1)를 거쳐 인버터(2)의 입력단과 트랜스미션 게이트(7)(10)의 피모스 트랜지스터의 게이트와 트랜스미션 게이트(8)(9)의 엔모스 트랜지스터의 게이트에 동시 연결되고, 상기 인버터(2)의 출력은 상기 트랜스미션 게이트(7)(10)의 엔모스 트랜지스터와 상기 트랜스미션 게이트(8)(9)의 피모스 트랜지스터의 게이트와 연결되고, 상기 인버터(3)의 출력은 트랜스미션 게이트(9)를 통해 인버터(5)의 입력단과 트랜스미션 게이트(10)와 연결되는 동시에 인버터(4)를 통해 상기 트랜스미션 게이트(8)와 연결되고, 인버터(5)의 출력은 출력(Q)단이 되는 동시에 인버터(6)를 통해 상기 트랜스미션게이트(10)와 접속되어 출력단이 되는 구성이다.

제 1b 도는 종래의 2분주 회로도로서, 리셋신호(Reset)는 낸드게이트(15,16)의 일측 입력단으로 인가되고, 클락신호(CK)는 인버터(11)를 거쳐서는 트랜스미션 게이트(17)(20)의 피모스 트랜지스터의 게이트와 트랜스미션 게이트(18)(19)의 엔모스 트랜지스터의 게이트에 동시 인가됨과 아울러 인버터(12)의 입력단에 연결되고, 상기 인버터(12)의 출력은 상기 트랜스미션 게이트(17)(20)의 엔모스 트랜지스터의 게이트와 상기 트랜스미션 게이트(18)(19)의 피모스 트랜지스터의 게이트에 동시 인가되고, 상기 낸드게이트(15)의 출력은 인버터(13)와 트랜스미션 게이트(18)의 직렬연결을 통해 그 낸드게이트(15)의 타측입력단과 상기 트랜스미션 게이트(17)에 동시 연결되고, 또 상기 낸드게이트(15)의 출력은 상기 트랜스미션 게이트(19)을 통해 상기 낸드게이트(16)의 타측입력단과 상기 트랜스미션 게이트(20)에 동시 연결되고, 상기 낸드게이트(16)의 출력(Q)은 인버터(14)를 거쳐 다른 출력단자에 연결됨과 동시에 상기 트랜스미션 게이트(17)(20)와 동시 연결되는 구성이다.

상기와 같이 구성된 회로에 있어서 제 1a 도는 네가티브 에지(Negative Edge)에서 입력이 트리거되는 전형적인 D플립플롭 회로이고, 제 1b 도는 리셋신호가 "0"에서 리셋이 걸리다가 "1"에서 리셋이 해제되고 클락입력을 네가티브 에지에서 트기하여 2분주시키는 2분주 회로이다.

즉 종래에는 상기에서 설명된 바와같이 D플립플롭 회로와 2분주 회로는 각기 따로 구성되므로 칩의 면적이 커지는 단점이 있었다.

본 고안은 이러한 단점을 해결하기 위해 안출된 것으로써 첨부도면을 참조하여 상세히 설명하면 다음과 같다.

먼저 제 2 도에서 본 고안 회로의 구성을 보면, 입력신호단자(Input)를 클락트 인버터(21), 트랜스미션 게이트(31), 인버터(28) 및 클락트 인버터(22)를 순차 통해 출력단자에 접속함과 아울러 인버터(29)를 다시 통해 출력단자(Q)에 접속하고, 상기 출력단자(Q)를 클락트 인버터(23)를 통해 상기 인버터(29)의 입력단에 접속하며, 상기 출력단자를 클락트 인버터(25)와 트랜스미션 게이트(32)를 순차 통해 상기 인버터(28)의 입력단에 접속하고, 상기 인버터(28)의 출력단을 클락트 인버터(24)을 통하여 그의 입력단에 접속하며, 클락신호단자(CK)를 인버터(26)를 통해 클락트 인버터(21,25,23)의 반전제어단자에 접속함과 아울러 클락트 인버터(24,22)의 제어단자에 접속하고, 상기 인버터(26)의 출력단을 다시 인버터(27)를 통해 상기 클락트 인버터(21,25,23)의 제어단자에 접속함과 아울러 상기 클락트 인버터(24,22)의 반전제어단자에 접속하고, 제어신호단자(Control)를 상기 트랜스미션 게이트(31)의 제어단자와 상기 트랜스미션 게이트(32)의 반전제어단자에 접속함과 아울러 인버터(30)를 통해 상기 트랜스미션 게이트(31)의 반전제어단자와 상기 트랜스미션 게이트(32)의 제어단자에 접속되는 구성이다.

상기 구성회로의 동작상태를 제 3 도의 파형도를 참조하여 상세히 설명하면, 먼저 제어신호(Control)를 제 3b 도의 파형과 같이 "1"로 하여 세팅시키면, 트랜스미션 게이트(31)는 "온'상태가 되고, 트랜스미션 게이트(32)는 "오프" 상태가 된다.

이와 같은 상태에서 제 3a 도의 파형과 같이 일정한 주기를 갖는 클락신호(CK)가 인버터(26)(27)를 거치면, 이 인버터(26)(27)의 출력상태에 따라 클락트 인버터(21∼25)가 제어된다.

즉, 클락신호(CK)가 "H" 이면, 상기 인버터(26)(27)의 출력은 각기 "L"과 "H"로 되어 클락트 인버터(21,25,23)은 "온"되고, 클락트 인버터(24,22)는 "오프"된다.

이때, 입력단자(Input)로 인가되는 신호가 제 3b 도의 파형과 같이 "H"이면 이 신호는 상기 클락트 인버터(21), 트랜스미션 게이트(31), 인버터(28)를 순차 거치게 되어 그 인버터(28)의 출력은 "H"가 된다.

이때, 클락신호(CK)가 "H" 에서 "L"로 트리거되면 즉, 네가티브 에지에서 트리거되면 인버터(26,27)의 출력은 각기 "H", "L"로 되어 클락트 인버터(21,25,23)은 "오프"되고, 클락트 인버터(24,22)는 "온"상태가 된다.

이에 따라 상기 인버터(28)의 출력 "H"는 클락트 인버터(22)와 인버터(29)를 차례로 거치게 되어 출력(Q)은 제 3d 도의 파형과 같이 "H" 가 된다.

한편, 입력신호(Input)가 "L"이고, 클럭신호(CK)가 "H"이면 인버터(26)(27)의 출력은 각기 "L"과 "H"가 되어 클락트 인버터(21,25,23)는 "온"되고, 클락트 인버터(24,22)는 "오프" 된다.

따라서 입력신호(Input)는 상기 클락트 인버터(21), 트랜스미션 게이트(31) 및 인버터(28)를 차례로 거치므로 상기 인버터(28)의 출력은 "L"가 된다.

이때 클럭신호(CK)가 "H"에서 "L"로 트리거 되면, 즉 네가티브 에지에서 트리거되면, 클락트 인버터(21,25,23)는 "오프"되고, 클락트 인버터(24,22)는 "온"되므로 상기 인버터(28)는 출력 "L"은 클락트 인버터(22)와 인버터(29)를 차례로 통해 출력되어 제 3d 도의 파형과 같이 출력(Q)은 "L"이 된다.

따라서 제어신호(Control)가 "1"로 세팅되면, 본 고안은 D플립플롭 기능을 수행하게 된다.

반대로 제 3b 도의 파형과 같이 제어신호(Control)를 "O"으로 세팅하면, 트랜스미션 게이트(31)는 "오프"되고, 트랜스미션 게이트(32)는 "온"되어 입력신호(Input)는 차단된다.

이때 클럭신호(CK)에 "H"가 인가되면 인버터(26)(27)의 출력은 각기 "L"과 " H"가 되므로, 클락트 인버터(21,25,23)는 "온"되고 클락트 인버터(24,22)는 "오프"된다.

만약, 출력(Q)이 임의의 값 Q이면 그 Q는 클락트 인버터(23)를 통해는 인버터(29)를 통해 래치됨과 아울러 클락트 인버터(25)를 통해 Q로 되고, 그 클락트 인버터(25)의 출력 Q는 트랜스미션 게이트(32)를 거쳐 인버터(28)에 의해 다시로 반전되어 클락트 인버터(22)(24)의 입력단에 대기상태가 있게 된다.

이와같은 상태에서 클럭신호(CK)가 "H"에서 "L"로 트리거되면, 인버터(26)(27)의 출력에 의해 클락트 인버터(21,25,23)는 "오프"되고, 클락트 인버터(24,22)는 "온"된다. 따라서 상기 클락트 인버터(22)의 입력단에 대기해 있던는 클락트 인버터(22)와 인버터(29)를 차례로 통해 출력되므로 출력단(Q)의 출력값된다.

또한, 상기 클락트 인버터(22)의 출력 Q는 클락트 인버터(25)의 입력단에 대기상태로 있게 되면 상기 인버터(28)의 출력는 클락트 인버터(24)를 통해 래치상태로 있게된다.

이후, 다시 클럭신호(CK)가 "H" 가 되면, 상기 클락트 인버터(25)에 대기상태에 있던 Q는 그 클락트 인버터(25)에 의해로 반전된 후 트랜스미션 게이트(32)와 인버터(28)를 차례로 거쳐 Q의 상태로 클락트 인버터(22)(24)의 입력단에 대기상태로 있게 된다.

이후 다시 클럭신호(CK)가 "H"에서 "L"로 트리거 되면, 상기와 마찬가지로 상기 클락트 인버터(22)에 대기해 있던 Q가 클락트 인버터(22)와 인버터(29)를 차례로 거쳐 Q의 상태를 출력(Q)되어진다.

즉 제어신호(Control)가 "0"이면, 제 3d 도의 파형과 같이 클럭신호(CK)에 대해 2분주된 클럭신호를 얻을 수 있게 된다.

상기 회로를 간단히 블럭으로 처리하면 제 2a 도와 같이 제 2b 도는 기능 테이블을 나타낸 것이다.

따라서 본 고안은 플립플롭과 2분주 기능을 1개의 회로로 구성하여 콘트롤 시그날에 의해 그 기능을 선택하므로 로직의 간소화를 이룰 수 있어 칩면적이 감소효과를 기대할 수 있는 이점이 있다.

Claims

입력신호단자(Input)를 클락트 인버터(21), 트랜스미션 게이트(31), 인버터(28) 및 클락트 인버터(22)를 순차로 통해 출력단자에 접속함과 아울러 인버터(29)를 다시 통해 출력단자(Q)에 접속하고, 상기 출력단자(Q)를 클락트 인버터(23)를 통해 상기 인버터(29)의 입력단에 접속하며, 상기 출력단자를 클락트 인버터(25)와 트랜스미션 게이트(32)를 순차로 통해 상기 인버터(28)의 입력단에 접속하고, 상기 인버터(28)의 출력단을 클락트 인버터(24)를 통하여 그의 입력단에 접속하며, 클락신호단자(CK)를 인버터(26)를 통해 상기 클락트 인버터(21,25,23)의 반전제어단자 및 상기 클락트 인버터(24,22)의 제어단자에 공통접속하고, 상기 인버터(26)의 출력단을 인버터(27)를 다시 통해 상기 클락트 인버터(21,25,23)의 제어단자 및 상기 클락트 인버터(24,22)의 반전제어단자에 공통접속하며, 제어신호단자(Control)를 상기 트랜스미션 게이트(31)의 제어단자 및 상기 트랜스미션 게이트(32)의 반전제어단자에 공통접속함과 아울러 인버터(30)를 통해 상기 트랜스미션 게이트(31)의 반전제어단자 및 상기 트랜스미션 게이트(32)의 제어단자에 공통접속하여 구성한 것을 특징으로 하는 D플립플롭/2분주 회로.