KR930002846Y1 - 더블 에지 트리거 디-플립플롭 회로 - Google Patents
더블 에지 트리거 디-플립플롭 회로 Download PDFInfo
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Abstract
내용 없음.
Description
제1도는 종래의 디-플립플롭 회로도.
제2도의 (a) 내지 (g)는 제1도의 타이밍도.
제3도는 본 고안의 더블에지 트리거 디-플립플롭 회로도.
제4도는 (a) 내지 (e)는 제3도의 타이밍도.
제5도는 본 고안의 클럭 인버터 예시도.
* 도면의 주요부분에 대한 부호의 설명
I1-I15 : 인버터 CI1-CI6 : 클럭 인버터
PMOS1,PMOS2 : 피모스 트랜지스터 NMOS1,NMOS2 : 엔모스 트랜지스터
본 고안은 디-플립플롭(D-Flip Flop)에 관한 것으로, 특히 클럭신호의 더블에지(Double edge)에 동기되어 데이타 입력을 인가하게 함으로써 전력소모를 줄이고 시스템의 속도를 증가시키게 한 더블 에지 트리거 디-플립플롭 회로에 관한 것이다.
종래의 디-플립플롭 회로는 제1도에 도시된 바와같이, 데이타 입력(D)이 낸드게이트(NAND1)의 일측터입력 및 인버터(I1)를 통해 낸드게이트(NAND2)의 일측 입력되고, 클럭신호(CK)가 상기 낸드게이트(NAND1)(NAND2)의 타측 입력으로 각기 입력된다. 그 낸드게이트(NAND1)(NAND2)의 출력은 각각 낸드게이트(NAND3)(NAND4)의 일측 입력되고, 그 낸드게이트(NAND3)의 출력(Q)은 상기 낸드게이트(NAND4)의 타측 입력되며, 그의 출력()은 상기 낸드게이트(NAND3)의 타측 입력되어 구성된다.
이와같이 구성된 종래의 회로는 제2a도에 도시된 바와같이 데이타입력(D)이 고전위신호로 낸드게이트(NAND1)의 일측 입력 및 인버터(I1)를 통해 제2c도와 같이 저전위 신호로 낸드게이트(NAND2)의 일측 입력되는 이때 제2b도에 도시된 바와같이 클럭신호(CK)가 고전위신호로 상기 낸드게이트(NAND1)(NAND2)의 타측입력된다.
이에따라, 그 낸드게이트(NAND1)(NAND2)의 출력(a)(b)은 제2d,e도와 같이 저전위 및 고전위신호로 출력되어 각기 낸드게이트(NAND3)(NAND4)의 출력(Q)()은 제2g,f도와 같이 고전위 및 저전위신호로 각기 출력된다. 또한 클럭신호(CK)가 저전위신호로 입력되면 상기 낸드게이트(NAND1)(NAND2)의 출력(a)(b)은 제2d.e도와 같이 각기 고전위신호로 출력되어, 상기 낸드게이트(NAND3)(NAND4)의 출력(Q)()은 전상태로 유지된다.
한편, 상기 데이타입력(D)이 저전위신호로 입력되고 상기 클럭신호(CK)가 고전위신호로 되면 상기 낸드게이트(NAND1)(NAND2)의 출력(a)(b)은 제2d,e도와 같이 각기 고전위 및 저전위 신호로 출력된다. 이때 상기 낸드게이트(NAND3)(NAND4)의 출력(Q)()은 제2g도와 같이 저전위 및 고전위신호로 출력된다. 즉, 클럭신호가 상승에지로 입력될 때만 출력(Q)은 고전위신호로 나타내어 데이타입력이 인가된다.
그러나, 이와같은 종래의 회로에 있어서는 클럭신호를 한 에지에서만 데이타입력을 전송, 저장하기 때문에 전력소모가 많고, 시스템의 속도가 떨어지는 문제점이 있어다.
본 고안은 이와같은 종래의 문제점을 해결하기 위하여 클럭신호를 더블 에지에서 동기하여 데이타입력을 인가하여 전력소모를 줄이고, 시스템의 속도를 증가시키도록 한 더블 에지 트리거 디-플립플롭회로를 안출한 것으로 이를 첨부한 도면에 의하여 상세히 설명하면 다음과 같다.
제3도는 본 고안의 더블에지 트리지 디-플립플롭 회로도로서 이에 도시한 바와같이 데이타입력(D)을 클럭인버터(CI1) 및 인버터(I3)를 통한 후 클럭인버터(CI4) 및 인버터(I5)를 통하여 출력단(Q)에 연결하고, 또한, 상기 데이타입력(D)을 클럭인버터(CI2) 및 인버터(I4)를 통한 후 클럭인버터(CI6) 및 상기 인버터(I5)를 통하여 상기 출력단(Q)에 공통 연결한다.
그리고 상기 인버터(I3)(I4)의 입력단에는 클럭인버터(CI3)(CI5)의 출력단을 각기 연결한다.
한편, 클럭신호 (CK)가 상기 클럭인버터(CI1)(CI5)(CI6)의 출력단 및 상기 클럭인버터(CI2)(CI3)(CI4)의 입력단을 각기 제어하고, 상기 클럭신호(CK)가 인버터(I2)를 통한 후 상기 클럭인버터(CI2)(CI3)(CI4)의 출력단 및 상기 클럭인버터(CI1)(CI5)(CI6)의 입력단을 각기 제어하도록 구성한다.
제5도는 본 고안의 클럭인버터 예시도로서 이에 도시한 바와같이 전원단자(Vcc)에 피모스 트랜지스터(PMOS1)(PMOS2) 및 엔모스트랜지스터(NMOS1)(NMOS2)를 직렬 접속하고, 입력단자(D)를 상기 피모스트랜지스터(PMOS1) 및 엔모스트랜지스터(NMOS1) 및 엔모스트랜지스터(NMOS2)의 게이트에 공통접속하며 제1,2클럭단(CK)()를 엔모스트랜지스터(NMOS1) 및 피모스트랜지스터(PMOS2)의 게이트에 공통 접속하여 구성한다.
이와같이 구성한 본 고안의 작용효과를 상세히 설명하면 다음과 같다.
제4b도에 도시한 타이밍도와 같이 제1클럭신호(CK)가 저전위신호로 엔모스트랜지스터(NMOS1)의 게이트에 인가되면, 제2클럭신호()가 고전위신호로 피모스트랜지스터(PMOS2)의 게이트에 인가되고, 제4a도에 도시한 바와같이 데이타입력(D)이 고전위신호로 엔모스트랜지스터(NMOS2)의 게이에 인가되어 상기 피모스트랜지스터(PMOS1)/(NMOS2)는 각기 오프/온되어 제1,2클럭신호(CK)()는 저전위/고전위신호로 출력된다.
즉 제1의 클럭신호(CK)가 저전위신호로 클럭인버터(CI1)(CI5)(CI6)의 출력단 및 클럭인버터(CI2)(CI3)(CI4)의 입력단을 제어하고, 인버터(I2)를 통한 제2클럭신호()는 고전위신호로 클럭인버터(CI2)(CI3)(CI4)의 출력단 및 상기 클럭인버터(CI1)(C15)(CI6)의 입력단을 각기 제어한다.
이에따라, 고전위신호로 입력되는 데이타입력(D)이 상기 클럭인버터(CI2) 및 인버터(I4)를 통해 제4d도와 같이 고전위신호로 B단에 인가되어 저장되고, 제4d도와 같이 A단에는 이전의 저전위신호가 인버터(I3) 및 상기 클럭인버터(CI3)를 통해 고전위신호로 인가된다.
이때 A단의 고정위신호는 상기 클럭인버터(CI4) 및 인버터(I5)를 통해 제4e도와 같이 출력단(Q)에 고전위신호로 인가된다.
한편, 제1클럭신호로(CK)가 고전위신호로 상기 엔모스 트랜지스터(NMOS1)의 게이트에 인가되면, 제2클럭신호()가 저전위신호로 상기 피모스 트랜지스터(PMOS2)의 게이트에 인가되고 제4a도에 도시한 바와같이 데이타입력(D)이 저전위신호로 상기 엔모스 트랜지스터(NMOS2)의 게이트에 인가되어 상기 피모스트랜지스터(PMOS1)/(PMOS2)는 각기 온/오프되고, 상기 엔모스 트랜지스터(NMOS1)/(NMOS2)는 각기 온/오프되어 제1,2클럭신호(CK)()는 고전위/저전위 신호로 출력된다.
즉 제1의 클럭신호(CK)가 고전위신호로 상기 클럭인버터(CI1)(CI5)(CI6)의 출력단 및 상기 클럭인버터(CI2)(CI3)(CI4)의 입력단을 제어하고, 상기 인버터(I2)를 통한 제2클럭신호()는 저전위신호로 상기 클럭 인버터(CI2)(CI3)(CI4)의 출력단 및 상기 클럭인버터(CI1)(CI5)(CI6)의 입력단을 각기 제어한다.
이에따라, 저전위신호로 입력되는 데이타입력(D)이 상기 클럭인버터(CI1) 및 인버터(I3)를 통해 제4d도와 같이 저전위신호로 A단에 인가되어 저장되고, 제4c도와 같이 B단에는 이전의 고전위신호가 상기 인버터(I4) 및 상기 클럭 인버터(CI5)를 통해 저전위신호로 인가된다.
이때, B단의 저전위신호는 상기 클럭인버터(CI6) 및 인버터(I5)를 통해 제4e도와 같이 출력단(Q)에 저전위신호로 인가된다.
따라서, 클럭단자에 가해진 클럭신호의 더블에지에 동기되어 데이타입력이 출력단(Q)에 인가된다.
이상에서 상세히 설명한 바와같이 본 고안은 클럭 신호의 더블에지에 동기되어 데이타입력을 인가하게 함으로써 전력소모를 줄일 수 있고, 시스템의 속도를 증가시킬 수 있는 효과가 있게 된다.
Claims (1)
- 데이타입력(D)을 클럭 인버터(CI1)(CI2)를 각기 통하고 인버터(I3)(I4) 및 클럭인버터(CI4)(CI6)를 각기 통한 후 인버터(I5)를 통하여 출력단(Q)에 연결하고, 상기 인버터(I3)(I4)의 입력단에는 클럭인버터(CI3)(CI5)의 출력단을 각기 연결하며, 제1클럭신호(CK)를 상기 클럭인버터(CI1)(CI5)(CI6)의 출력단 및 클럭인버터(CI2)(CI3)(CI4)의 입력단에 각기 연결하고, 인버터(I2)를 통한 제2클럭신호()를 상기 클럭인버터(CI2)(CI3)(CI4)의 출력단 및 상기 클럭인버터(CI1)(CI5)(CI6)의 입력단에 각기 연결하여 구성된 것을 특징으로 하는 더블에지 트리거 디-플립플롭회로.
Priority Applications (1)
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|---|---|---|---|
| KR2019900015646U KR930002846Y1 (ko) | 1990-10-15 | 1990-10-15 | 더블 에지 트리거 디-플립플롭 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019900015646U KR930002846Y1 (ko) | 1990-10-15 | 1990-10-15 | 더블 에지 트리거 디-플립플롭 회로 |
Publications (2)
| Publication Number | Publication Date |
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| KR920008536U KR920008536U (ko) | 1992-05-20 |
| KR930002846Y1 true KR930002846Y1 (ko) | 1993-05-22 |
Family
ID=19304235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR2019900015646U KR930002846Y1 (ko) | 1990-10-15 | 1990-10-15 | 더블 에지 트리거 디-플립플롭 회로 |
Country Status (1)
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Families Citing this family (1)
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|---|---|---|---|---|
| KR100457336B1 (ko) * | 1997-09-23 | 2005-01-17 | 삼성전자주식회사 | 더블 에지 트리거 플립 플롭 회로 |
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1990
- 1990-10-15 KR KR2019900015646U patent/KR930002846Y1/ko not_active IP Right Cessation
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| KR920008536U (ko) | 1992-05-20 |
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