KR970055409A - 매칭 딜레이 회로 - Google Patents

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KR970055409A
KR970055409A KR1019950066084A KR19950066084A KR970055409A KR 970055409 A KR970055409 A KR 970055409A KR 1019950066084 A KR1019950066084 A KR 1019950066084A KR 19950066084 A KR19950066084 A KR 19950066084A KR 970055409 A KR970055409 A KR 970055409A
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이형동
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김주용
현대전자산업 주식회사
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H03K5/134—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices with field-effect transistors

Abstract

본 발명은 반도체 집적 회로의 매칭 딜레이 회로에 관한 것으로, 입력 신호를 각각 일정시간동안 지연시키는 제1, 제2지연 수단과, 상기 제1 또는 제2지연 수단으로부터 전달된 지연 펄스 신호를 기준 신호에 의해 샘플링시켜 출력하는 샘플링 수단과, 상기 입력 신호가 제1논리 상태를 가질 때 상기 제1지연 수단의 출력 신호를 상기 샘플링 수단으로 전달하는 제1스위칭 수단과, 상기 입력 신호가 제2논리 상태를 가질 때 상기 제2지연 수단의 출력 신호를 상기 샘플링 수단으로 전달하는 제2스위칭 수단을 구비시켜 입력 신호의 천이 방향에 따른 딜레이 경로를 각각 다르게 구성함으로써, 단일 릴레이 경로 사용시에 발생하는 입력 신호의 천이 방향에 따른 딜레이 시간의 차이를 없앨 수 있으며, 부수적으로 신호 입력단에서 셀-업, 홀드 시간의 조정이 용이해 지는 효과가 있다.

Description

매칭 딜레이 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 일실시예에 의한 매칭 딜레이 회로도,
제4도는 제3도에 도시된 회로에 의한 딜레이 차이를 나타낸 도작 타이밍도.

Claims (5)

  1. 반도체 집적 회로에 있어서, 입력 신호를 각각 일정시간동안 지연시키는 제1, 제2지연 수단과, 상기 제1 또는 제2지연 수단으로부터 전달된 지연 펄스 신호를 기준 신호에 의해 샘플링시켜 출력하는 샘플링 수단과, 상기 입력 신호가 제1논리 상태를 가질 때 제1지연 수단의 출력 신호를 상기 샘플링 수단으로 전달하는 제1스위칭 수단과, 상기 입력 신호가 제2논리 상태를 가질 때 상기 제2지연 수단의 출력 신호를 상기 샘플링수단으로 전달하는 제2스위칭 수단을 구비하는 것을 특징으로 하는 매칭 딜레이 회로.
  2. 제1항에 있어서, 상기 제1 및 제2지연 수단은 각각 다른 지연시간을 갖는 펄스 신호를 출력하는 것을 특징으로 하는 매칭 딜레이 회로.
  3. 제1항에 있어서, 상기 제1논리 상태는, 상기 입력 신호가 로우에서 하이로 천이되는 경우이고, 상기 제2논리 상태는, 상기 입력 신호가 하이에서 로우로 천이되는 경우인 것을 특징으로 하는 매칭 딜레이 회로.
  4. 제1항에 있어서, 상기 제1 및 제2스위칭 수단은 MOS형 트랜지스터로 구성된 것을 특징으로 하는 매칭 딜레이 회로.
  5. 제4항에 있어서, 상기 MOS형 트랜지스터는 NMOS형 트랜지스터인 것을 특징으로 하는 매칭 딜레이 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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