KR100503053B1 - 클럭조정회로 - Google Patents

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KR100503053B1
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임호근
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삼성전자주식회사
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    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals

Abstract

개시된 클럭조정회로는 딜레이된 입력클럭신호를 이용하여 반전된 슬립신호를 샘플링하고 샘플링한 슬립신호를 입력클럭신호와 조합하여 출력클럭신호를 발생함으로써 입력클럭과 슬립신호간의 변화시점을 일정하게 되도록 하며 출력클럭신호에서 발생되는 클러치를 제거하는 것이다.
본 발명은 슬립신호(B)를 반전되도록 하는 인버터(20)와, 입력클럭신호(A)를 소정 시간만큼 지연되도록 하는 딜레이버퍼(30)와, 딜레이버퍼(30)로부터 입력되는 지연된 입력클럭신호의 상승에지에서 인버터(20)로부터 입력되는 반전된 슬립신호(C)를 샘플링하는 슬립신호 샘플링부(40)와, 입력클럭신호(A)와 슬립신호 샘플링부(40)로부터 입력되는 슬립신호(E)중 임의의 한 신호가 하이일 경우 하이상태의 출력클럭신호를 발생하는 출력클럭신호 발생부(10)로 구성된다.
따라서, 본 발명은 클럭의 온/오프 조정시 클러치 발생은 슬립모드에서 매뉴얼 모드로 변환하거나 그 역으로 변환할 경우 내부 슬레이트에 악영향을 끼치기 때문에 어웨이크시 불안정한 상태가 발생할 수 있는 것을 해결할 수 있다는 효과를 제공한다.

Description

클럭조정회로
본 발명은 클럭조정회로에 관한 것으로, 보다 상세하게는 딜레이된 입력클럭신호를 이용하여 반전된 슬립신호를 샘플링하고 샘플링한 슬립신호를 입력클럭신호와 조합하여 출력클럭신호를 발생함으로써 입력클럭과 슬립신호간의 변화시점을 일정하게 되도록 하며 출력클럭신호에서 발생되는 클러치를 제거하는 클럭조정회로에 관한 것이다.
도 1은 종래 클럭조정회로의 구성을 설명하기 위한 도면이다.
도시된 바와 같이, 입력클럭신호(A)와 슬립신호(B)를 논리곱하여 출력클럭신호(F')를 발생하는 출력클럭신호 발생부(1)로 구성된다.
이때 출력클럭신호 발생부(1)는 앤드게이트를 이용하며, 앤드게이트의 하나의 입력신호인 슬립신호는 출력클럭신호의 액티상태이나 비액티브상태를 나타내기 위한 신호이다.
전술한 구성을 갖는 클럭조정회로의 출력클럭신호(F')는 입력클럭신호(A)와 슬립신호(B)를 논리곱한 신호이므로 슬립신호(B)가 하이이면 입력클럭신호(A)가 출력클럭신호 발생부(1)의 출력클럭신호(F')가 되고, 슬립신호(B)가 로우이면 출력클럭신호 발생부(1)의 출력클럭신호(F')는 항상 로우신호이다.
그러나, 전술한 종래의 클럭조정회로는 슬립신호와 입력클럭신호가 비동기적이며, 동기가 일치하라도 슬립신호의 변화시점과 입력클럭신호의 위상차가 일정치 않게 변화함으로써 출력클럭신호에 원치않는 신호가 발생하게 되고 이 신호에 의해 동작되는 회로가 오동작을 할 경우 발생한다는 문제점이 있었다.
전술한 문제점을 해결하기 위해 본 발명의 목적은 딜레이된 입력클럭신호를 이용하여 반전된 슬립신호를 샘플링하고 샘플링한 슬립신호를 입력클럭신호와 조합하여 출력클럭신호를 발생함으로써 입력클럭과 슬립신호간의 변화시점을 일정하게 되도록 하며 출력클럭신호에서 발생되는 클러치를 제거하는 클럭조정회로를 제공하는 것이다.
전술한 본 발명의 목적을 달성하기 위해 본 발명은 슬립신호를 반전되도록 하는 인버터와, 입력클럭신호를 소정 시간만큼 지연되도록 하는 딜레이버퍼와, 딜레이버퍼로부터 입력되는 지연된 입력클럭신호의 상승에지에서 인버터로부터 입력되는 반전된 슬립신호를 샘플링하는 슬립신호 샘플링부와, 입력클럭신호와 슬립신호 샘플링부로부터 입력되는 슬립신호중 임의의 한 신호가 하이일 경우 하이상태의 출력클럭신호를 발생하는 출력클럭신호 발생부로 구성됨을 특징으로 한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 기술하기로 한다.
도 2 는 본 발명에 따른 클럭조정회로의 구성을 설명하기 위한 도면이다.
도시된 바와 같이, 그 구성은 다음과 같다.
인버터(20)는 출력클럭신호(F)가 액티브 상태인지 비액티브 상태인지의 여부를 나타내는 슬립신호(B)에 대해 반전된 슬립신호(C)를 출력한다.
딜레이버퍼(30)는 입력클럭신호(A)를 입력클럭신호(A)의 T/2 시간만큼 지연되도록 하여 지연된 입력클럭신호(D)를 후술하는 슬립신호 샘플링부(40)에 구비된 클럭단으로 출력한다.
슬립신호 샘플링부(40)는 딜레이버퍼(30)로부터 입력되는 지연된 입력클럭신호(D)의 상승에지에서 인버터(20)로부터 입력되는 반전된 슬립신호(C)를 샘플링하여 샘플링된 슬립신호(E)를 출력한다.
출력클럭신호 발생부(10)는 입력클럭신호(A)와 슬립신호 샘플링부(40)로부터 입력되는 슬립신호(E)중 임의의 한 신호가 하이일 경우 하이상태의 출력클럭신호(F)를 발생하여 출력한다.
출력클럭신호 발생부(10)는 디-플립플롭으로 이루어져 있다.
전술한 구성을 갖는 클럭조정회로의 동작을 첨부한 도면 도 3을 참조하여 좀 더 상세히 설명하면 다음과 같다.
도 3 은 도 2 에 적용된 각 블록의 입력신호 및 출력신호를 설명하기 위한 파형도이다.
먼저, 슬립신호(B)가 인버터(20)에 의해 반전된 슬립신호(C)로 변환되어 슬립신호 샘플링부(40)의 입력단자(D)로 입력되고, 입력클럭신호(A)가 딜레이버퍼(30)에 의해 입력클럭신호(A)의 T/2만큼 지연된 후 지연된 클럭신호(D)가 슬립신호 샘플링부(40)의 클럭단자로 입력된다.
그러면 슬립신호 샘플링부(40)는 지연된 클럭신호(D)의 상승에지에서 반전된 슬립신호(C)를 샘플링하여 출력단자(Q)를 통해 출력클럭신호 발생부(10)의 일측 입력단으로 출력한다.
그러므로 슬립신호 샘플링부(40)에서 출력된 샘플링된 슬립신호(E)와 입력클럭신호(A)가 논리합처리하여 출력클럭신호(F)를 얻을 수 있다. 즉, 출력클럭신호 발생부(10)의 입력클럭신호(A)와 샘플링된 슬립신호(E) 중 변화시점이 항상 둘 중에 하나로 결정되어지기 때문에 출력클럭신호에서 발생되는 클러치를 없앨 수 있다.
따라서, 슬립신호(B)에 따라 출력클럭신호(F)를 온/오프 조정함으로써 절전형 회로 설계시 클리치없는 클록조정회로를 얻을 수 있다.
따라서, 본 발명은 클럭의 온/오프 조정시 클러치 발생은 슬립모드에서 매뉴얼 모드로 변환하거나 그 역으로 변환할 경우 내부 슬레이트에 악영향을 끼치기 때문에 어웨이크시 불안정한 상태가 발생할 수 있는 것을 해결하는 효과를 제공한다.
도 1은 종래 클럭조정회로의 구성을 설명하기 위한 도면,
도 2는 본 발명에 따른 클럭조정회로의 구성을 설명하기 위한 도면,
도 3 은 도 2 에 적용된 각 블록의 입력신호 및 출력신호를 설명하기 위한 파형도이다.
*도면의 주요부분에 대한 부호 설명*
10 : 인버터 20 : 딜레이버퍼
30 : 슬립신호 샘플링부 40 : 출력클럭신호 발생부

Claims (1)

  1. 슬립신호를 반전되도록 하는 인버터, 입력클럭신호를 입력되는 클럭주기의 T/2시간만큼 지연되도록 하는 딜레이버퍼, 딜레이버퍼로부터 입력되는 지연된 입력클럭신호의 상승에지에서 인버터로부터 입럭되는 반전된 슬립신호를 샘플링하는 슬립신호 샘플링부 및 입력클럭신호와 슬립신호 샘플링부로부터 입력되는 슬립신호중 임의의 한 신호가 하이일 경우 하이상태의 출력클럭신호를 발생하는 디-플립플롭으로 이루어진 출력클럭신호 발생부로 구성된 것을 특징으로 하는 클럭조정회로.
KR1019970060152A 1997-11-14 1997-11-14 클럭조정회로 KR100503053B1 (ko)

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