JPH02168713A - グリッチ検出回路 - Google Patents
グリッチ検出回路Info
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- JPH02168713A JPH02168713A JP63324180A JP32418088A JPH02168713A JP H02168713 A JPH02168713 A JP H02168713A JP 63324180 A JP63324180 A JP 63324180A JP 32418088 A JP32418088 A JP 32418088A JP H02168713 A JPH02168713 A JP H02168713A
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- Japan
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- 238000001514 detection method Methods 0.000 claims description 31
- 230000000630 rising effect Effects 0.000 claims description 6
- 230000000415 inactivating effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 8
- 238000003708 edge detection Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はグリッチ検出回路に関し、特にグリッチ検出回
路内の遅延回路の遅延時間以下の幅のパルスをグリッチ
として検出するグリッチ検出回路に関する。
路内の遅延回路の遅延時間以下の幅のパルスをグリッチ
として検出するグリッチ検出回路に関する。
第５図はこの種のグリッチ検出回路の従来例の回路図、
第６図はそのタイムヂャートである。
第６図はそのタイムヂャートである。
このグリッチ検出回路は、入力端子３１と、インバータ
３２．３３と、遅延回路３４と、アンドゲート３５と、
ＲＳフリップフロップ３６と、遅延回路３７と、リーデ
ィングエツジ１−リガのＤフリップフロップ３８と、能
力端子３９とで構成されている。
３２．３３と、遅延回路３４と、アンドゲート３５と、
ＲＳフリップフロップ３６と、遅延回路３７と、リーデ
ィングエツジ１−リガのＤフリップフロップ３８と、能
力端子３９とで構成されている。
入力信号３ａはインバータ３２．３３を通り、遅延回路
３４、アンドゲート３５おＪ：びＲＳフリップフロップ
３６のＳ入力に入力される。アンドゲート３５には、さ
らに遅延回路３４の出力３ｄが入力され、アンドゲート
３５の出力３ｅは、ＲＳフリップフロップ３６のＣＩＲ
入力に入力される。Ｒ８−ノリツブフロップ３６の出力
３ｆは、Ｄフリップフロップ３８のＤ入力および遅延回
路３７に入力され、遅延回路３７の出力３ｇはＤフリッ
プフロップ３８のＣＬ Ｋ入力に入力される。Ｄフリッ
プフロップ３８の出力３１がグリッチ検出回路の出力と
なる。
３４、アンドゲート３５おＪ：びＲＳフリップフロップ
３６のＳ入力に入力される。アンドゲート３５には、さ
らに遅延回路３４の出力３ｄが入力され、アンドゲート
３５の出力３ｅは、ＲＳフリップフロップ３６のＣＩＲ
入力に入力される。Ｒ８−ノリツブフロップ３６の出力
３ｆは、Ｄフリップフロップ３８のＤ入力および遅延回
路３７に入力され、遅延回路３７の出力３ｇはＤフリッ
プフロップ３８のＣＬ Ｋ入力に入力される。Ｄフリッ
プフロップ３８の出力３１がグリッチ検出回路の出力と
なる。
アントゲ−１〜３５は、インバータ３３と遅延回路３４
の両出力の論理積をとるため、遅延回路３４の遅延時間
をＴとすると、遅延時間Ｔ以下のパルス幅のパルスはア
ンドゲート３５の出力３ｅを１″にできない。すなわち
、入力３ａの立ち上りでＬＬ １ ＩＩにセットされた
ＲＳフリップフロップ３６は、入力３ａのパルス幅の遅
延時間Ｔより長い場合にはクリアされ、短い場合には′
１″を保持する。遅延回路３７の遅延時間を遅延時間Ｔ
より長く設定することにより、Ｄフリップフロップ３８
は、ＲＳフリップフロップ３６がＯ″にクリアされた状
態か、Ｈ１１１を保持した状態かを保持し、出力３１と
して出力する。出力３１は、入力３ａのパルスが遅延時
間Ｔよりながいパルス幅であれば○″、遅延時間Ｔ以下
のパルス幅であればｒｒ １ ＩＩとなる。すなわち、
入力３ａのパルス幅が遅延時間Ｔ以下の場合は、グリッ
チとして検出できることになる。
の両出力の論理積をとるため、遅延回路３４の遅延時間
をＴとすると、遅延時間Ｔ以下のパルス幅のパルスはア
ンドゲート３５の出力３ｅを１″にできない。すなわち
、入力３ａの立ち上りでＬＬ １ ＩＩにセットされた
ＲＳフリップフロップ３６は、入力３ａのパルス幅の遅
延時間Ｔより長い場合にはクリアされ、短い場合には′
１″を保持する。遅延回路３７の遅延時間を遅延時間Ｔ
より長く設定することにより、Ｄフリップフロップ３８
は、ＲＳフリップフロップ３６がＯ″にクリアされた状
態か、Ｈ１１１を保持した状態かを保持し、出力３１と
して出力する。出力３１は、入力３ａのパルスが遅延時
間Ｔよりながいパルス幅であれば○″、遅延時間Ｔ以下
のパルス幅であればｒｒ １ ＩＩとなる。すなわち、
入力３ａのパルス幅が遅延時間Ｔ以下の場合は、グリッ
チとして検出できることになる。
上述した従来のグリッチ検出回路は、第６図のタイムチ
ャー１〜のへのグリッチは検出できるが、ＢおよびＣの
グリッチは検出できないという欠点がある。グリッチ［
うでは、アンドゲート３５の出力３ｅが“１″′である
ため、ＲＳフリップフロップ３６を” １ ”にセット
できない。グリッチＣでは、ＲＳフリップノ「］ツブ３
６は１″にセットされたのら、アンドグー１−３５の出
力３ｅが１″どなり、“０″にクリアされてしまう。
ャー１〜のへのグリッチは検出できるが、ＢおよびＣの
グリッチは検出できないという欠点がある。グリッチ［
うでは、アンドゲート３５の出力３ｅが“１″′である
ため、ＲＳフリップフロップ３６を” １ ”にセット
できない。グリッチＣでは、ＲＳフリップノ「］ツブ３
６は１″にセットされたのら、アンドグー１−３５の出
力３ｅが１″どなり、“０″にクリアされてしまう。
本発明のグリッチ−検出回路は、入力信号の立ち上りを
検出する検出回路と、人力信号の立ち下りを検出する立
ち下り検出回路と、遅延回路と、前記立ち上り検出回路
および前記立ち下り検出回路の双方の出力がアクアイブ
であることを検出する回路を有し、前記遅延回路による
入力の変化貞からの遅延タイミングで前記立ち上り検出
回路および立ち下り検出回路の出力をインアクデイプに
する。
検出する検出回路と、人力信号の立ち下りを検出する立
ち下り検出回路と、遅延回路と、前記立ち上り検出回路
および前記立ち下り検出回路の双方の出力がアクアイブ
であることを検出する回路を有し、前記遅延回路による
入力の変化貞からの遅延タイミングで前記立ち上り検出
回路および立ち下り検出回路の出力をインアクデイプに
する。
人力信号に遅延回路の遅延時間以下のパルス幅のパルス
が入力されると、立ち十り検出回路および立ち下り検出
回路の双方の出力がアクティブになるため、グリッチが
検出さ゛れる。
が入力されると、立ち十り検出回路および立ち下り検出
回路の双方の出力がアクティブになるため、グリッチが
検出さ゛れる。
次に、本発明の実施例について図面を魯魚して説明する
。
。
第１図は本発明のグリッチ検出回路の第１の実施例の回
路図、第２図はそのタイムチャートである。
路図、第２図はそのタイムチャートである。
本実施例のグリッチ検出回路は、入力端子１１と、イン
バーター２，１３．１４と、リーディングエツジトリガ
のＤフリップ７０ツブ１５．１６と、オアゲート１７と
、アンドゲート１８．１９と、遅延回路２０と、出力端
子２１とで構成されている。
バーター２，１３．１４と、リーディングエツジトリガ
のＤフリップ７０ツブ１５．１６と、オアゲート１７と
、アンドゲート１８．１９と、遅延回路２０と、出力端
子２１とで構成されている。
入力信号１ａはインバーター２および１３を通りＤフリ
ップフロップ１５のＣＬ Ｋ入力に入力される。インバ
ーター３の出力は、ざらにインバタ１４で反転され、Ｄ
フリップフロップ１６のＣＬ Ｋ入力に入力される。Ｄ
フリップフロップ１５おＪ：Ｔｊ１６のＤ入力は、“１
″′入力固定で、出力１８．１ｆは、オアゲート１７お
よびアンドグー１〜１つに入力される。遅延回路２００
Å力にはオアゲート１７の出力１ｇが入力される。アン
ドゲート１８の入力には、オアゲート１７の出力１ｑお
よび遅延回路２０の出力１ｊが人力され、出力１ｈはＤ
フリップフロップ１５および１６のＣＬＲ入力に入力さ
れる。アンドグー１〜１９の出力１には出力端子２１に
出力される。
ップフロップ１５のＣＬ Ｋ入力に入力される。インバ
ーター３の出力は、ざらにインバタ１４で反転され、Ｄ
フリップフロップ１６のＣＬ Ｋ入力に入力される。Ｄ
フリップフロップ１５おＪ：Ｔｊ１６のＤ入力は、“１
″′入力固定で、出力１８．１ｆは、オアゲート１７お
よびアンドグー１〜１つに入力される。遅延回路２００
Å力にはオアゲート１７の出力１ｇが入力される。アン
ドゲート１８の入力には、オアゲート１７の出力１ｑお
よび遅延回路２０の出力１ｊが人力され、出力１ｈはＤ
フリップフロップ１５および１６のＣＬＲ入力に入力さ
れる。アンドグー１〜１９の出力１には出力端子２１に
出力される。
次に、本実施例の動作を第２図により説明する。
入力信号１ａが変化すると、Ｄフリップ７０ツブ１５ま
たはＤフリップフロップ１６が１″となるため、オアゲ
ート１７の出力１ｑは１″となる。遅延回路２０の遅延
時間をＴとすると、オアグー１へ１７の出力１ｑがＩＩ
１１＋に変化１ノてから遅延時間Ｔ経過したのち、ア
ンドゲート１８の出力１ｈは１１１ ＩＩになり、Ｄフ
リップフロップ１５および１６をクリアして、ｒｒ Ｏ
ｕにもどる。入力信Ｑ１ａとして遅延時間Ｔ以下のパル
ス幅のパルスが入力されると、アンドゲート１８の出力
１ｈがＮ Ｉ ＩＩになる前に、Ｄフリップフロップ１
５ｄ５にび１６の双方が” １ ”になるため、アント
ゲ１〜１９の出力１には” １ ”どなり、グリッチが
検出される。
たはＤフリップフロップ１６が１″となるため、オアゲ
ート１７の出力１ｑは１″となる。遅延回路２０の遅延
時間をＴとすると、オアグー１へ１７の出力１ｑがＩＩ
１１＋に変化１ノてから遅延時間Ｔ経過したのち、ア
ンドゲート１８の出力１ｈは１１１ ＩＩになり、Ｄフ
リップフロップ１５および１６をクリアして、ｒｒ Ｏ
ｕにもどる。入力信Ｑ１ａとして遅延時間Ｔ以下のパル
ス幅のパルスが入力されると、アンドゲート１８の出力
１ｈがＮ Ｉ ＩＩになる前に、Ｄフリップフロップ１
５ｄ５にび１６の双方が” １ ”になるため、アント
ゲ１〜１９の出力１には” １ ”どなり、グリッチが
検出される。
第３図は本発明のグリッチ検出回路のたで第２の実施例
の回路図、第４図はぞのタイムヂャ−１−である。
の回路図、第４図はぞのタイムヂャ−１−である。
本実施例のグリッチ検出回路は、入力端子１１ど、イン
バータ１２．１３．ＩＩと、リーディングエツジ１〜リ
ガのＤフリップフロップ１５．１６と、アンドグー１〜
１８，１９．２３と、遅延回路２０．２２と、出力端子
２１とで構成されている。
バータ１２．１３．ＩＩと、リーディングエツジ１〜リ
ガのＤフリップフロップ１５．１６と、アンドグー１〜
１８，１９．２３と、遅延回路２０．２２と、出力端子
２１とで構成されている。
入力信号１ａはインバータ１２おＪ：び１３を通ってＤ
フリップフロップ１５のＣＬ Ｋ人力に人力される。イ
ンバータ１３の出力はインバータ１４で反転されＤフリ
ップフロップ１６のＣＬ入力に入力される。遅延回路２
０および２２にはそれぞれＤクリップフロップ１５およ
び２２にはそれぞれＤフリップフロップ１５および１６
の出力１ｅ。
フリップフロップ１５のＣＬ Ｋ人力に人力される。イ
ンバータ１３の出力はインバータ１４で反転されＤフリ
ップフロップ１６のＣＬ入力に入力される。遅延回路２
０および２２にはそれぞれＤクリップフロップ１５およ
び２２にはそれぞれＤフリップフロップ１５および１６
の出力１ｅ。
１ｆが人力される。アントゲ−１〜１８には、Ｄフリッ
プフロップ１５および遅延回路２０の出力１ｅ、１ｊが
人力される。アンドゲート２３にはＤフリップフロップ
１６ｊ３よび遅延回路２２の出力１ｆ、ｌｕがそれぞれ
人力される。アンドグー１〜１８および２３の出力１ｈ
、１ｍはそれぞれＤフリップフロップ１５および１６の
ＣＬＲ入力に入力される。アンドグー１−１９には、Ｄ
フリップフロップ１５および１６の出力１ｅ、１ｆが入
力され、出力端子２１に出力する。
プフロップ１５および遅延回路２０の出力１ｅ、１ｊが
人力される。アンドゲート２３にはＤフリップフロップ
１６ｊ３よび遅延回路２２の出力１ｆ、ｌｕがそれぞれ
人力される。アンドグー１〜１８および２３の出力１ｈ
、１ｍはそれぞれＤフリップフロップ１５および１６の
ＣＬＲ入力に入力される。アンドグー１−１９には、Ｄ
フリップフロップ１５および１６の出力１ｅ、１ｆが入
力され、出力端子２１に出力する。
本実施例では、遅延回路２０および２２の遅延時間を独
立に設定できるため、グリッチどして検出するパルス幅
をｌｌ Ｉ ＩＩと１１０１１で独立さぜることができ
る。
立に設定できるため、グリッチどして検出するパルス幅
をｌｌ Ｉ ＩＩと１１０１１で独立さぜることができ
る。
ここで、遅延回路２０および２２の遅延時間をそれぞれ
Ｔ１．］−２、グリッチＤおよびＦのパルス幅を「３と
設定し、これらの間の関係をＴ＋ ＜Ｔ３＜１２とする
。第１図かられかるようにグリッチＤば検出されるが、
グリッチＥは検出されない。
Ｔ１．］−２、グリッチＤおよびＦのパルス幅を「３と
設定し、これらの間の関係をＴ＋ ＜Ｔ３＜１２とする
。第１図かられかるようにグリッチＤば検出されるが、
グリッチＥは検出されない。
〔発明の効果］
以上説明したように本発明は、立ち」ニリ検出回路と、
立ち下り検出回路と、入力の変化点からの遅延時間を得
るための遅延回路と、前記立ち上り検出回路および立ち
下り検出回路の出力が双方共にアクティブであることを
検出する回路とを有することにより、グリッチを検出で
きる効果がある。
立ち下り検出回路と、入力の変化点からの遅延時間を得
るための遅延回路と、前記立ち上り検出回路および立ち
下り検出回路の出力が双方共にアクティブであることを
検出する回路とを有することにより、グリッチを検出で
きる効果がある。
第１図は本発明のグリッチ検出回路の第１の実施例の回
路図、第２図は第１図の回路のタイムチャート、第３図
は本発明のグリッチ検出回路の第２の実施例の回路図、
第４図は第３図の回路のタイムチャート、第５図は従来
のグリッチ検出回路の回路図、第６図は第５図の回路の
タイムヂャ−１〜である。 １ １ ・・・ 入 ノコ 端 子 、１２．１３．
１４・・・インバータ、１５．１６・・・Ｄフリップ
７０ツブ、１７・・・オアグー１〜． １８．１９．２３・・・アンドゲート、２０．２２・・
・遅延回路、 ２１・・・出力端子。
路図、第２図は第１図の回路のタイムチャート、第３図
は本発明のグリッチ検出回路の第２の実施例の回路図、
第４図は第３図の回路のタイムチャート、第５図は従来
のグリッチ検出回路の回路図、第６図は第５図の回路の
タイムヂャ−１〜である。 １ １ ・・・ 入 ノコ 端 子 、１２．１３．
１４・・・インバータ、１５．１６・・・Ｄフリップ
７０ツブ、１７・・・オアグー１〜． １８．１９．２３・・・アンドゲート、２０．２２・・
・遅延回路、 ２１・・・出力端子。
Claims (1)
- １、入力信号の立ち上りを検出する検出回路と、入力信
号の立ち下りを検出する立ち下り検出回路と、遅延回路
と、前記立ち上り検出回路および前記立ち下り検出回路
の双方の出力がアクティブであることを検出する回路を
有し、前記遅延回路による入力の変化点からの遅延タイ
ミングで前記立ち上り検出回路および立ち下り検出回路
の出力をインアクティブにするグリッチ検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63324180A JP2722582B2 (ja) | 1988-12-21 | 1988-12-21 | グリッチ検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63324180A JP2722582B2 (ja) | 1988-12-21 | 1988-12-21 | グリッチ検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02168713A true JPH02168713A (ja) | 1990-06-28 |
| JP2722582B2 JP2722582B2 (ja) | 1998-03-04 |
Family
ID=18162978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63324180A Expired - Lifetime JP2722582B2 (ja) | 1988-12-21 | 1988-12-21 | グリッチ検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2722582B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03141716A (ja) * | 1989-09-30 | 1991-06-17 | Mitsutoyo Corp | カウンター用回路及びカウンター並びに走査型光学式寸法測定装置 |
| KR100503053B1 (ko) * | 1997-11-14 | 2005-09-30 | 삼성전자주식회사 | 클럭조정회로 |
| JPWO2005012930A1 (ja) * | 2003-07-31 | 2007-09-27 | 株式会社アドバンテスト | 試験装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20200285780A1 (en) * | 2019-03-06 | 2020-09-10 | Nvidia Corp. | Cross domain voltage glitch detection circuit for enhancing chip security |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60180214A (ja) * | 1984-02-27 | 1985-09-14 | Canon Inc | 信号整形装置 |
-
1988
- 1988-12-21 JP JP63324180A patent/JP2722582B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60180214A (ja) * | 1984-02-27 | 1985-09-14 | Canon Inc | 信号整形装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03141716A (ja) * | 1989-09-30 | 1991-06-17 | Mitsutoyo Corp | カウンター用回路及びカウンター並びに走査型光学式寸法測定装置 |
| KR100503053B1 (ko) * | 1997-11-14 | 2005-09-30 | 삼성전자주식회사 | 클럭조정회로 |
| JPWO2005012930A1 (ja) * | 2003-07-31 | 2007-09-27 | 株式会社アドバンテスト | 試験装置 |
| JP4558648B2 (ja) * | 2003-07-31 | 2010-10-06 | 株式会社アドバンテスト | 試験装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2722582B2 (ja) | 1998-03-04 |
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