JPH07130082A - ゼロクロス検出回路 - Google Patents
ゼロクロス検出回路Info
- Publication number
- JPH07130082A JPH07130082A JP29608093A JP29608093A JPH07130082A JP H07130082 A JPH07130082 A JP H07130082A JP 29608093 A JP29608093 A JP 29608093A JP 29608093 A JP29608093 A JP 29608093A JP H07130082 A JPH07130082 A JP H07130082A
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- Japan
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- zero
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- circuit
- input signal
- input
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Abstract
(57)【要約】
【目的】 入力信号に対して正確にゼロクロス点を検出
できるゼロクロス検出回路を提供することを目的とす
る。 【構成】 入力端子と基準端子とを有しこれら端子間に
入力信号を受けゼロ検出レベルの前後にしきい値がある
ヒステリシスコンパレータと、基準端子前記入力端子に
が接続され、入力端子が前記基準端子に接続されたコン
パレータとを備えていて、ヒステリシスコンパレータの
出力とコンパレータの出力との論理積により検出信号を
発生するものである。
できるゼロクロス検出回路を提供することを目的とす
る。 【構成】 入力端子と基準端子とを有しこれら端子間に
入力信号を受けゼロ検出レベルの前後にしきい値がある
ヒステリシスコンパレータと、基準端子前記入力端子に
が接続され、入力端子が前記基準端子に接続されたコン
パレータとを備えていて、ヒステリシスコンパレータの
出力とコンパレータの出力との論理積により検出信号を
発生するものである。
Description
【０００１】
【産業上の利用分野】この発明は、ゼロクロス検出回路
に関し、詳しくは、ホール素子等のセンサにより回転基
準位置を検出してインデックスパルスを発生する、フロ
ッピーディスクのゼロクロス検出回路に関する。
に関し、詳しくは、ホール素子等のセンサにより回転基
準位置を検出してインデックスパルスを発生する、フロ
ッピーディスクのゼロクロス検出回路に関する。
【０００２】
【従来の技術】図５は、入力信号が正から負に変わると
きの従来のゼロクロス検出回路の一例である。この回路
は、基準信号を受ける基準入力端子１０a （オペアンプ
の(-)入力側）と入力信号Ｖinを受ける信号入力端子１
０b （オペアンプの(+) 入力側）を有するオペアンプで
構成されるコンパレータ（ＣＯＭ）１０と帰還回路１１
とからなる。帰還回路１１は、トランジスタＱ2 ，Ｑ3
からなるカレントミラー１１a とこれと並列に接続され
たトランジスタＱ1 からなるスイッチ回路１１b、そし
てこれらカレントミラー１１a とスイッチ回路１１b と
に共通に接続されこれらに電流を供給する電流源１１c
とからなる。
きの従来のゼロクロス検出回路の一例である。この回路
は、基準信号を受ける基準入力端子１０a （オペアンプ
の(-)入力側）と入力信号Ｖinを受ける信号入力端子１
０b （オペアンプの(+) 入力側）を有するオペアンプで
構成されるコンパレータ（ＣＯＭ）１０と帰還回路１１
とからなる。帰還回路１１は、トランジスタＱ2 ，Ｑ3
からなるカレントミラー１１a とこれと並列に接続され
たトランジスタＱ1 からなるスイッチ回路１１b、そし
てこれらカレントミラー１１a とスイッチ回路１１b と
に共通に接続されこれらに電流を供給する電流源１１c
とからなる。
【０００３】ここで、信号入力端子１０b には抵抗Ｒ1
が挿入されていてこれをを介して入力信号Ｖin（電圧信
号）を受ける。スイッチ回路１１b は、トランジスタＱ
1 のベースがコンパレータ１０の出力を受け、トランジ
スタＱ3 の電流流入側が抵抗Ｒ1 を介した入力信号Ｖin
を受け、入力信号Ｖinの電流をグランドへとシンクさせ
る。
が挿入されていてこれをを介して入力信号Ｖin（電圧信
号）を受ける。スイッチ回路１１b は、トランジスタＱ
1 のベースがコンパレータ１０の出力を受け、トランジ
スタＱ3 の電流流入側が抵抗Ｒ1 を介した入力信号Ｖin
を受け、入力信号Ｖinの電流をグランドへとシンクさせ
る。
【０００４】その動作を説明すると、抵抗Ｒ1 とトラン
ジスタＱ3 との接続点Ａが(-) 入力より高いときにはコ
ンパレータ１０の出力は、ＨＩＧＨレベル（以下”
Ｈ”）になり、トランジスタＱ1 がＯＮして電流源１１
c からの電流Ｉhyをグランドへとシンクする。その結
果、カレントミラー１１a の電流がゼロになり、オペア
ンプの入力インピーダンスが高いので(+) 入力と信号入
力端子１０b との間の電流がほとんど流れなくなる。そ
の結果、(+) 入力と信号入力端子１０a との電位がほぼ
等しくなる。そこで、図６(a) に示されるように入力信
号Ｖinが上昇からやがて降下し基準レベル（オペアンプ
の(-) 入力側のレベル）を越えて低くなった時点で同図
(b) に示されるように、コンパレータ１０の出力である
ゼロクロスの検出パルスｄが立ち下がり、この立ち下が
りによりゼロクロス点を検出することができる。
ジスタＱ3 との接続点Ａが(-) 入力より高いときにはコ
ンパレータ１０の出力は、ＨＩＧＨレベル（以下”
Ｈ”）になり、トランジスタＱ1 がＯＮして電流源１１
c からの電流Ｉhyをグランドへとシンクする。その結
果、カレントミラー１１a の電流がゼロになり、オペア
ンプの入力インピーダンスが高いので(+) 入力と信号入
力端子１０b との間の電流がほとんど流れなくなる。そ
の結果、(+) 入力と信号入力端子１０a との電位がほぼ
等しくなる。そこで、図６(a) に示されるように入力信
号Ｖinが上昇からやがて降下し基準レベル（オペアンプ
の(-) 入力側のレベル）を越えて低くなった時点で同図
(b) に示されるように、コンパレータ１０の出力である
ゼロクロスの検出パルスｄが立ち下がり、この立ち下が
りによりゼロクロス点を検出することができる。
【０００５】コンパレータ１０の出力がＬＯＷレベル
（以下”Ｌ”）になると、トランジスタＱ1 がＯＦＦし
てカレントミラー１１a が動作し、抵抗Ｒ1 にヒステリ
シスのための電流が流れ、抵抗Ｒ1 に発生する電圧降下
ＶTH分に相当する電圧分だけ入力信号Ｖinが上昇したと
きに検出パルスｄが立ち上がって次のゼロクロス検出が
行われる。この場合の電圧降下ＶTHは、カレントミラー
がシンクする電流値と抵抗Ｒ1 とにより決定され、この
電圧降下ＶTHの閾値がノイズに対しての不感帯になる。
すなわち、実際の入力信号Ｖinには、ある程度ノイズ成
分が重畳されているので、このノイズ成分によるチャッ
タリングが問題になる。そこで、前記のようなヒステリ
シスが必要である。
（以下”Ｌ”）になると、トランジスタＱ1 がＯＦＦし
てカレントミラー１１a が動作し、抵抗Ｒ1 にヒステリ
シスのための電流が流れ、抵抗Ｒ1 に発生する電圧降下
ＶTH分に相当する電圧分だけ入力信号Ｖinが上昇したと
きに検出パルスｄが立ち上がって次のゼロクロス検出が
行われる。この場合の電圧降下ＶTHは、カレントミラー
がシンクする電流値と抵抗Ｒ1 とにより決定され、この
電圧降下ＶTHの閾値がノイズに対しての不感帯になる。
すなわち、実際の入力信号Ｖinには、ある程度ノイズ成
分が重畳されているので、このノイズ成分によるチャッ
タリングが問題になる。そこで、前記のようなヒステリ
シスが必要である。
【０００６】
【発明が解決しようとする課題】しかし、前記のような
従来の回路にあっては、ゼロクロス検出のためにヒステ
リシスを解除しなければならず、そのために設けられた
トランジスタＱ1 〜 Ｑ3 までの動作が遅くなり、コン
パレートレベルが変化するまでに遅れ時間が発生する。
したがって、入力信号の周波数が高くなると、正確にゼ
ロクロス点の検出ができない問題がある。さらに、信号
入力端子に挿入した抵抗に電流を流すことによりヒステ
リシス特性を持たせているので、この動作電流が入力信
号のレベルにも影響を与える。そこで、カレントミラー
の動作電流はできるだけ微小なものにする必要がある。
微小にすればするほどヒステリシスの電圧レベルが低下
してノイズに弱くなる欠点がある。これを回避するため
に入力側の抵抗値を大きく採ればそれだけ、入力駆動電
流が少なくなり、コンパレータの動作速度が低下する。
この発明は、このような従来技術の問題点を解決するも
のであって、入力信号に対して正確にゼロクロス点を検
出できるゼロクロス検出回路を提供することを目的とす
る。
従来の回路にあっては、ゼロクロス検出のためにヒステ
リシスを解除しなければならず、そのために設けられた
トランジスタＱ1 〜 Ｑ3 までの動作が遅くなり、コン
パレートレベルが変化するまでに遅れ時間が発生する。
したがって、入力信号の周波数が高くなると、正確にゼ
ロクロス点の検出ができない問題がある。さらに、信号
入力端子に挿入した抵抗に電流を流すことによりヒステ
リシス特性を持たせているので、この動作電流が入力信
号のレベルにも影響を与える。そこで、カレントミラー
の動作電流はできるだけ微小なものにする必要がある。
微小にすればするほどヒステリシスの電圧レベルが低下
してノイズに弱くなる欠点がある。これを回避するため
に入力側の抵抗値を大きく採ればそれだけ、入力駆動電
流が少なくなり、コンパレータの動作速度が低下する。
この発明は、このような従来技術の問題点を解決するも
のであって、入力信号に対して正確にゼロクロス点を検
出できるゼロクロス検出回路を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】この発明のゼロクロス検
出回路の特徴は、入力端子と基準端子とを有しこれら端
子間に入力信号を受けゼロ検出レベルの前後にしきい値
があるヒステリシスコンパレータと、基準端子に前記入
力端子が接続され、入力端子が前記基準端子に接続され
たコンパレータとを備えていて、ヒステリシスコンパレ
ータの出力とコンパレータの出力との論理積により検出
信号を発生するものである。
出回路の特徴は、入力端子と基準端子とを有しこれら端
子間に入力信号を受けゼロ検出レベルの前後にしきい値
があるヒステリシスコンパレータと、基準端子に前記入
力端子が接続され、入力端子が前記基準端子に接続され
たコンパレータとを備えていて、ヒステリシスコンパレ
ータの出力とコンパレータの出力との論理積により検出
信号を発生するものである。
【０００８】
【作用】このようにヒステリシスコンパレータと通常の
コンパレータとを設けることにより、帰還回路によるこ
となく、単に論理回路だけで済むので、入力信号のレベ
ルに影響を与えず、動作遅れもない。その結果、比較的
高い周波数の入力信号に対しても正確なゼロクロス検出
ができる。
コンパレータとを設けることにより、帰還回路によるこ
となく、単に論理回路だけで済むので、入力信号のレベ
ルに影響を与えず、動作遅れもない。その結果、比較的
高い周波数の入力信号に対しても正確なゼロクロス検出
ができる。
【０００９】
【実施例】図１は、この発明の一実施例のゼロクロス検
出回路のブロック図、図２は、その動作を説明するため
の波形図、図３は、他の一実施例のゼロクロス検出回路
のブロック図、そして、図４は、その動作を説明するた
めの波形図である。１は、ヒステリシス特性を有するシ
ュミット回路であり、基準信号を受ける基準入力端子１
a と入力信号Ｖinを受ける信号入力端子１b との間にゼ
ロクロスを検出する入力信号Ｖinを受ける。２は、通常
のコンパレータであり、その基準入力端子２a がシュミ
ット回路１の信号入力端子１b に接続され、その信号入
力端子２b が基準入力端子１a に接続されている。シュ
ミット回路１の出力とコンパレータ２の出力は、それぞ
れ２入力ナンドゲート３に入力されている。
出回路のブロック図、図２は、その動作を説明するため
の波形図、図３は、他の一実施例のゼロクロス検出回路
のブロック図、そして、図４は、その動作を説明するた
めの波形図である。１は、ヒステリシス特性を有するシ
ュミット回路であり、基準信号を受ける基準入力端子１
a と入力信号Ｖinを受ける信号入力端子１b との間にゼ
ロクロスを検出する入力信号Ｖinを受ける。２は、通常
のコンパレータであり、その基準入力端子２a がシュミ
ット回路１の信号入力端子１b に接続され、その信号入
力端子２b が基準入力端子１a に接続されている。シュ
ミット回路１の出力とコンパレータ２の出力は、それぞ
れ２入力ナンドゲート３に入力されている。
【００１０】４は、２つのナンドゲートをけさがけにし
た基本的なフリップフロプ回路であり、このセット側入
力Ｓにシュミット回路１の出力を受け、リセット側入力
Ｒにナンドゲート３の出力を受ける。その結果、図２
(a) ，(b) に示すように、入力信号Ｖinの電圧が上昇し
て上側の閾値ＶTHを越えた時点でシュミット回路１の出
力が”Ｈ”になり、入力信号Ｖinの電圧が減少して下側
の閾値を越えた時点で”Ｌ”になる。
た基本的なフリップフロプ回路であり、このセット側入
力Ｓにシュミット回路１の出力を受け、リセット側入力
Ｒにナンドゲート３の出力を受ける。その結果、図２
(a) ，(b) に示すように、入力信号Ｖinの電圧が上昇し
て上側の閾値ＶTHを越えた時点でシュミット回路１の出
力が”Ｈ”になり、入力信号Ｖinの電圧が減少して下側
の閾値を越えた時点で”Ｌ”になる。
【００１１】一方、コンパレータ２は、図２(c) に示す
ようにノイズに応じてパルスを発生し、入力信号Ｖinの
電圧がゼロクロスしてゼロレベルより低下した時点で”
Ｈ”になる。しかし、入力信号Ｖinにはノイズが乗って
いるので、これの立ち上がり時点でチャタリングが発生
する（右側拡大図参照）。そして、入力信号Ｖinの電圧
が再び上昇してゼロレベルの点を越えた時点で”Ｌ”に
なって、ノイズに応じたパルスを発生する。
ようにノイズに応じてパルスを発生し、入力信号Ｖinの
電圧がゼロクロスしてゼロレベルより低下した時点で”
Ｈ”になる。しかし、入力信号Ｖinにはノイズが乗って
いるので、これの立ち上がり時点でチャタリングが発生
する（右側拡大図参照）。そして、入力信号Ｖinの電圧
が再び上昇してゼロレベルの点を越えた時点で”Ｌ”に
なって、ノイズに応じたパルスを発生する。
【００１２】その結果、フリップフロプ回路４は、同図
(d) に示されるように２入力ナンドゲート３の立ち下が
り出力（コンパレータ２の出力の立ち上がり）でリセッ
トされ、シュミット回路１の立ち下がりでセットされて
同図(e) に示されるような立ち下がりでゼロクロス検出
エッジを発生するゼロクロス検出パルスｄが発生する。
なお、コンパレータ２の出力の立ち上がりとゼロクロス
検出パルスｄの立ち下がりとのタイミングのずれｔは、
２入力ナンドゲート３等の動作遅れ時間である。
(d) に示されるように２入力ナンドゲート３の立ち下が
り出力（コンパレータ２の出力の立ち上がり）でリセッ
トされ、シュミット回路１の立ち下がりでセットされて
同図(e) に示されるような立ち下がりでゼロクロス検出
エッジを発生するゼロクロス検出パルスｄが発生する。
なお、コンパレータ２の出力の立ち上がりとゼロクロス
検出パルスｄの立ち下がりとのタイミングのずれｔは、
２入力ナンドゲート３等の動作遅れ時間である。
【００１３】図３は、シュミット回路１の出力をコンパ
レータ２のイネーブル信号とするものでコンパレータ２
の動作をシュミット回路１が出力している時間に限定し
たものである。また、チャタリング信号の除去として
は、コンパレータ２の出力をワンショット回路５に加え
ることで除去している。この回路の各部の波形は、図４
に示す通りである。図中、Ｔは、ワンショット回路５の
パルス幅である。
レータ２のイネーブル信号とするものでコンパレータ２
の動作をシュミット回路１が出力している時間に限定し
たものである。また、チャタリング信号の除去として
は、コンパレータ２の出力をワンショット回路５に加え
ることで除去している。この回路の各部の波形は、図４
に示す通りである。図中、Ｔは、ワンショット回路５の
パルス幅である。
【００１４】以上のように、この実施例では、帰還回路
を用いないためゼロクロス検出時点までに動作遅れがな
い。したがって、高い周波数の入力信号に対してもゼロ
クロス検出が可能であり、ノイズに影響されにくい。ま
た、入力端子の抵抗も排除することができる。
を用いないためゼロクロス検出時点までに動作遅れがな
い。したがって、高い周波数の入力信号に対してもゼロ
クロス検出が可能であり、ノイズに影響されにくい。ま
た、入力端子の抵抗も排除することができる。
【００１５】
【発明の効果】以上の説明のとおり、この発明にあって
は、ヒステリシスコンパレータと通常のコンパレータと
を設けることにより、帰還回路によることなく、単に論
理回路だけで済むので、入力信号のレベルに影響を与え
図、動作遅れもない。その結果、比較的高い周波数の入
力信号に対しても正確なゼロクロス検出ができる。
は、ヒステリシスコンパレータと通常のコンパレータと
を設けることにより、帰還回路によることなく、単に論
理回路だけで済むので、入力信号のレベルに影響を与え
図、動作遅れもない。その結果、比較的高い周波数の入
力信号に対しても正確なゼロクロス検出ができる。
【図１】図１は、この発明の一実施例のゼロクロス検出
回路のブロック図である。
回路のブロック図である。
【図２】図２は、その動作を説明するための波形図であ
る。
る。
【図３】図３は、他の一実施例のゼロクロス検出回路の
ブロック図である。
ブロック図である。
【図４】図４は、その動作を説明するための波形図であ
る。
る。
【図５】図５は、従来のゼロクロス検出回路のブロック
図である。
図である。
【図６】図６は、その動作を説明するための波形図であ
る。
る。
１…シュミット回路、１a …基準入力端子、１b …信号
入力端子、２…コンパレータ、２a …基準入力端子、２
b …信号入力端子、３…ナンドゲート、４…フリップフ
ロプ回路、５…ワンショット回路、１０…コンパレー
タ、１１…帰還回路、１１a …カレントミラー、１１b
…スイッチ回路、１１c …電流源。
入力端子、２…コンパレータ、２a …基準入力端子、２
b …信号入力端子、３…ナンドゲート、４…フリップフ
ロプ回路、５…ワンショット回路、１０…コンパレー
タ、１１…帰還回路、１１a …カレントミラー、１１b
…スイッチ回路、１１c …電流源。
Claims (2)
- 【請求項１】入力端子と基準端子とを有しこれら端子間
に入力信号を受けゼロ検出レベルの前後にしきい値があ
るヒステリシスコンパレータと、基準端子に前記入力端
子にが接続され、入力端子が前記基準端子に接続された
コンパレータとを備え、前記ヒステリシスコンパレータ
の出力と前記コンパレータの出力との論理積により検出
信号を発生するゼロクロス検出回路。 - 【請求項２】さらに前記検出出力を受けるチャタリング
防止回路を備える請求項１記載のゼロクロス検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29608093A JPH07130082A (ja) | 1993-11-01 | 1993-11-01 | ゼロクロス検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29608093A JPH07130082A (ja) | 1993-11-01 | 1993-11-01 | ゼロクロス検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07130082A true JPH07130082A (ja) | 1995-05-19 |
Family
ID=17828865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29608093A Pending JPH07130082A (ja) | 1993-11-01 | 1993-11-01 | ゼロクロス検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07130082A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005235125A (ja) * | 2004-02-23 | 2005-09-02 | Omron Corp | ゼロクロス検知回路、該ゼロクロス検知回路を備えた電力調整器、ならびにゼロクロス検知方法 |
| JP2006279765A (ja) * | 2005-03-30 | 2006-10-12 | Toshiba Microelectronics Corp | ヒステリシスコンパレータ |
| EP3561526A1 (en) * | 2018-04-24 | 2019-10-30 | ABLIC Inc. | Zero cross detection circuit and sensor device |
| JP2019190970A (ja) * | 2018-04-24 | 2019-10-31 | エイブリック株式会社 | ゼロクロス検出回路およびセンサ装置 |
| CN117783648A (zh) * | 2024-02-26 | 2024-03-29 | 珠海电科星拓科技有限公司 | 一种基于斜率补偿的过零检测电路 |
-
1993
- 1993-11-01 JP JP29608093A patent/JPH07130082A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005235125A (ja) * | 2004-02-23 | 2005-09-02 | Omron Corp | ゼロクロス検知回路、該ゼロクロス検知回路を備えた電力調整器、ならびにゼロクロス検知方法 |
| JP2006279765A (ja) * | 2005-03-30 | 2006-10-12 | Toshiba Microelectronics Corp | ヒステリシスコンパレータ |
| EP3561526A1 (en) * | 2018-04-24 | 2019-10-30 | ABLIC Inc. | Zero cross detection circuit and sensor device |
| JP2019190970A (ja) * | 2018-04-24 | 2019-10-31 | エイブリック株式会社 | ゼロクロス検出回路およびセンサ装置 |
| JP2019190971A (ja) * | 2018-04-24 | 2019-10-31 | エイブリック株式会社 | ゼロクロス検出回路およびセンサ装置 |
| CN110398622A (zh) * | 2018-04-24 | 2019-11-01 | 艾普凌科有限公司 | 过零检测电路和传感器装置 |
| EP3564686A1 (en) * | 2018-04-24 | 2019-11-06 | ABLIC Inc. | Zero cross detection circuit and sensor device |
| US10908193B2 (en) | 2018-04-24 | 2021-02-02 | Ablic Inc. | Zero cross detection circuit and sensor device |
| US10914610B2 (en) | 2018-04-24 | 2021-02-09 | Ablic Inc. | Zero cross detection circuit and sensor device |
| CN117783648A (zh) * | 2024-02-26 | 2024-03-29 | 珠海电科星拓科技有限公司 | 一种基于斜率补偿的过零检测电路 |
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