JPS6072314A - コンパレ−タ回路 - Google Patents
コンパレ−タ回路Info
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- JPS6072314A JPS6072314A JP58179151A JP17915183A JPS6072314A JP S6072314 A JPS6072314 A JP S6072314A JP 58179151 A JP58179151 A JP 58179151A JP 17915183 A JP17915183 A JP 17915183A JP S6072314 A JPS6072314 A JP S6072314A
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- Japan
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- terminal
- circuit
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
- H03K3/2885—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit the input circuit having a differential configuration
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は電圧を比較判定するコンパレータ回路に係わ
り、特に入力信号電圧が高速に変化した場合でも充分追
従できるコンパレータ回路に関する。
り、特に入力信号電圧が高速に変化した場合でも充分追
従できるコンパレータ回路に関する。
ラッチ機能を有するコンパレータの従来例な第１図（ａ
）に示す。ｌは入力電圧端子、２は基準電圧端子、３は
クロック信号の例えばＱ信号、４はその逆相の０信号の
入力端子、５は電流を決めるノくイアス端子、６は出力
端子、７は５とは逆相の出力端子、ｉは電源ライン（Ｖ
ｃｃ） 、 ９も電源ライン（ＶＩＣＩりである。
）に示す。ｌは入力電圧端子、２は基準電圧端子、３は
クロック信号の例えばＱ信号、４はその逆相の０信号の
入力端子、５は電流を決めるノくイアス端子、６は出力
端子、７は５とは逆相の出力端子、ｉは電源ライン（Ｖ
ｃｃ） 、 ９も電源ライン（ＶＩＣＩりである。
今、との回路の動作を説明する。
端子４の電圧に対し、端子３のレベルが高い時、入力信
号が基準電圧よりも低いレベノー一二あるとする。この
時トランジスタ（ＴＩＬＬ）のコレクタ電圧（ｖｌ）ノ
方カ、トランジスタ（ＴＲ２）のそれ（Ｖ、）よＩＪも
高い電圧Ｃ二なっているので、端子４のクロック信号が
変化してそのレベルが端子３よりも高く力った瞬間トラ
ンジスタ（ＴＲａ） 、 （ＴＲ４）から成るラッチ回
路はｖｌをさらに高レベルに、■、をさら書−低レベル
に分離する。次に再び端子３の電圧が高くなると、−子
ｌとの副入力電圧で決まる電圧にｖ１゜Ｖ、は戻ってし
まう。この様子を示したのが第２図である。
号が基準電圧よりも低いレベノー一二あるとする。この
時トランジスタ（ＴＩＬＬ）のコレクタ電圧（ｖｌ）ノ
方カ、トランジスタ（ＴＲ２）のそれ（Ｖ、）よＩＪも
高い電圧Ｃ二なっているので、端子４のクロック信号が
変化してそのレベルが端子３よりも高く力った瞬間トラ
ンジスタ（ＴＲａ） 、 （ＴＲ４）から成るラッチ回
路はｖｌをさらに高レベルに、■、をさら書−低レベル
に分離する。次に再び端子３の電圧が高くなると、−子
ｌとの副入力電圧で決まる電圧にｖ１゜Ｖ、は戻ってし
まう。この様子を示したのが第２図である。
第２図（ａ）は端子３１：加わる低サンプＩＪング周期
のクロックパルスであり、（ｂ）は端子６の電圧ｖ１を
（Ｃ１は出力端子７の電圧Ｖ、を示している。今、クロ
ックパルスの周波数が比較的低゛い場合はサンプルモー
ドＳｔ−おいて、出力端子電圧ｖ１．■、は完全に大小
の比較が行なえるので、ラッチモードＬになっても１．
”０．レベルに各々の出力電圧を判定させることができ
る。この時の入出力の電圧特性を示すと、第３図のよう
になる。すなわち、出力端子電圧Ｖ、は、その入力電圧
が、基準電圧Ｖ８よりも大ならば、゛１．レベルに、小
ならば゛０．レベルを出力する。
のクロックパルスであり、（ｂ）は端子６の電圧ｖ１を
（Ｃ１は出力端子７の電圧Ｖ、を示している。今、クロ
ックパルスの周波数が比較的低゛い場合はサンプルモー
ドＳｔ−おいて、出力端子電圧ｖ１．■、は完全に大小
の比較が行なえるので、ラッチモードＬになっても１．
”０．レベルに各々の出力電圧を判定させることができ
る。この時の入出力の電圧特性を示すと、第３図のよう
になる。すなわち、出力端子電圧Ｖ、は、その入力電圧
が、基準電圧Ｖ８よりも大ならば、゛１．レベルに、小
ならば゛０．レベルを出力する。
しかしながら、クロッ゛り周波数が高速化してくると出
力＆ｉＭ子゛尾圧の立ち下り、立ち上りの電圧特性が無
視できず第４図のようになってくる。すなわち、出力電
圧ＶＬ、Ｖ、は、ラッチ・モードＩ：おいて完全に°０
．’ｌ、レベルに到達しないうちに次の切替信号（二よ
りサンプルモードになってしまう。さらにこのモードの
時、・図示する破線のレベルまで達しないまま、次のラ
ッチモードＣ：切替わる。このため１，０の判定を行な
う閾値が基準電圧からずれてきて、第５図に示すように
、入出力特性はヒステリシス特性をもってくる。
力＆ｉＭ子゛尾圧の立ち下り、立ち上りの電圧特性が無
視できず第４図のようになってくる。すなわち、出力電
圧ＶＬ、Ｖ、は、ラッチ・モードＩ：おいて完全に°０
．’ｌ、レベルに到達しないうちに次の切替信号（二よ
りサンプルモードになってしまう。さらにこのモードの
時、・図示する破線のレベルまで達しないまま、次のラ
ッチモードＣ：切替わる。このため１，０の判定を行な
う閾値が基準電圧からずれてきて、第５図に示すように
、入出力特性はヒステリシス特性をもってくる。
このような特性をもつコンパレータは入力信号が高速Ｃ
二変化するような場合、必然的に高速のサンプリングで
処理せねばならないが、高精度にＧ圧を比較することが
でき々くなる欠点を有する。
二変化するような場合、必然的に高速のサンプリングで
処理せねばならないが、高精度にＧ圧を比較することが
でき々くなる欠点を有する。
このような現象は第１図（ｂ）に示す回路でも同様でち
る。第１図（ｂ）の回路は、同図（ａ）と同一機能を有
する所には同一番号を付与している。１０はバイアス端
子、トランジスタＴｆも５，１゛ル６は入カミラー容−
１栓を軽減するための回路、出力は電流源付エミッタフ
ォロアーとなっている。しかしながら、ラッチ用トラン
ジスタ及びトランジスタＴＲ５、ＴＲ５の各コレクタ容
量の影響でパルスの立ち上り、立ち下りの有限性に基い
て、ヒステリシス特性を示すことは明ら７Ｊ）であ（３
、高精度の電圧比較を高速サンプリング周波数で行なう
ことは出来なかった。
る。第１図（ｂ）の回路は、同図（ａ）と同一機能を有
する所には同一番号を付与している。１０はバイアス端
子、トランジスタＴｆも５，１゛ル６は入カミラー容−
１栓を軽減するための回路、出力は電流源付エミッタフ
ォロアーとなっている。しかしながら、ラッチ用トラン
ジスタ及びトランジスタＴＲ５、ＴＲ５の各コレクタ容
量の影響でパルスの立ち上り、立ち下りの有限性に基い
て、ヒステリシス特性を示すことは明ら７Ｊ）であ（３
、高精度の電圧比較を高速サンプリング周波数で行なう
ことは出来なかった。
この発明は上述した従来回路の欠点を改良したもので、
高速サンプリングでもヒステリシス特性をもたない高精
度なコンパ“レータ回路を提供するととを目的とする。
高速サンプリングでもヒステリシス特性をもたない高精
度なコンパ“レータ回路を提供するととを目的とする。
この発明は、出力端子電圧の特性において、立ち上りよ
り立ち下り特性の方が極めて早い点５二着目して、負荷
抵抗をこれまで、常時電流を流していたのを、サンプル
モードと、ラッチモードとで電流を切替え°〔、サンプ
ルモードの時のみ電流電流し、ラッチモードでは電流を
流さない。したがって両負荷電圧の立ち下り時点を比較
することでラッチ・モードに切替えることにより、ヒス
テリシス特性な解消させたものでちる。
り立ち下り特性の方が極めて早い点５二着目して、負荷
抵抗をこれまで、常時電流を流していたのを、サンプル
モードと、ラッチモードとで電流を切替え°〔、サンプ
ルモードの時のみ電流電流し、ラッチモードでは電流を
流さない。したがって両負荷電圧の立ち下り時点を比較
することでラッチ・モードに切替えることにより、ヒス
テリシス特性な解消させたものでちる。
この発明によって、ヒステリシス特性が解消できると共
に、立ち下り時点の線形）電圧特性を比較できるので極
めて高速にサンプリングができるので、弘帝戟、高速な
信号処理用（二高ｆＮ度なコンパレータを提供できるよ
うになる。したがってこのようなコンパレータを多用し
たＡ／Ｄコンバータζ二も有用でちる。
に、立ち下り時点の線形）電圧特性を比較できるので極
めて高速にサンプリングができるので、弘帝戟、高速な
信号処理用（二高ｆＮ度なコンパレータを提供できるよ
うになる。したがってこのようなコンパレータを多用し
たＡ／Ｄコンバータζ二も有用でちる。
第６図は本発明の実施例を示した回路図である。
第１図と同一機能を有する回路端子には同一番号を付け
ている。
ている。
この回路は負荷抵抗の出力をエミッタフォロアのトラン
ジスタＴＲ７，ＴＲ８に入力して、その出力であるエミ
ッタにトランジスタＴＲ３，ＴＲ４から成るラッチ回路
を付けている。そして、そのラッチ回路のコレクタから
出力電圧Ｖ、、Ｖ、を取り出す構成になっている。
ジスタＴＲ７，ＴＲ８に入力して、その出力であるエミ
ッタにトランジスタＴＲ３，ＴＲ４から成るラッチ回路
を付けている。そして、そのラッチ回路のコレクタから
出力電圧Ｖ、、Ｖ、を取り出す構成になっている。
第７図は、この回路の各端子電圧の様子を示したもので
ある。今端子３に第７図（ａｌに示すような高速のサン
プリングクロックが入力されると、このクロックの′ｌ
、レベル区間であるサンプルモードにおいて、端子１．
２に印加された電圧の差（二略等しい電圧が負荷抵抗の
両端に生じ始める。今端子２０基準電圧に比べて、端子
ｌの入力電圧がわずか１：低いレベルにある腸合を第７
図（ｂ） （ｃ）−二図示している。この時トランジス
タＴＩ（，２の方が電流が多く流れるのでＶｌの電圧よ
りｖ２の電圧の方が急峻に立ち下るため、次のラッチモ
ードにおいては、その差電圧をエミッタフオ。ロアＴＲ
７、ＴＲ８が受けて、ラッチ回路ＴＲ３，ＴＲ４が動作
する。この時の出力電圧Ｖ９．Ｖ、を各々第７図（ｄ）
（ｃｙ）に示しである。
ある。今端子３に第７図（ａｌに示すような高速のサン
プリングクロックが入力されると、このクロックの′ｌ
、レベル区間であるサンプルモードにおいて、端子１．
２に印加された電圧の差（二略等しい電圧が負荷抵抗の
両端に生じ始める。今端子２０基準電圧に比べて、端子
ｌの入力電圧がわずか１：低いレベルにある腸合を第７
図（ｂ） （ｃ）−二図示している。この時トランジス
タＴＩ（，２の方が電流が多く流れるのでＶｌの電圧よ
りｖ２の電圧の方が急峻に立ち下るため、次のラッチモ
ードにおいては、その差電圧をエミッタフオ。ロアＴＲ
７、ＴＲ８が受けて、ラッチ回路ＴＲ３，ＴＲ４が動作
する。この時の出力電圧Ｖ９．Ｖ、を各々第７図（ｄ）
（ｃｙ）に示しである。
ラッチモードＬでは、トランジスタＴＲＩ、ＴＲ２には
電流が流れていないので、負荷抵抗の電圧ｖ１゜Ｖ２は
放電しながら電源電圧Ｖｃｃまで立ち上がろうとするが
、その両方の電位差は、端子１．２の電位差が小さい時
は小さく、さらに、この差分電圧と次段エミッタフォロ
アをドライブするベース電流分による電位差分しか生じ
ていない。しかもエミッタフォロア、ラッチ回路の各差
動トランジスタに流れている電流差によるベース・エミ
ッタ間電圧の差分が、出力電圧６．７の差電圧として生
じているので、その出力電圧？振幅は小さい値となって
いる。
電流が流れていないので、負荷抵抗の電圧ｖ１゜Ｖ２は
放電しながら電源電圧Ｖｃｃまで立ち上がろうとするが
、その両方の電位差は、端子１．２の電位差が小さい時
は小さく、さらに、この差分電圧と次段エミッタフォロ
アをドライブするベース電流分による電位差分しか生じ
ていない。しかもエミッタフォロア、ラッチ回路の各差
動トランジスタに流れている電流差によるベース・エミ
ッタ間電圧の差分が、出力電圧６．７の差電圧として生
じているので、その出力電圧？振幅は小さい値となって
いる。
この出力電圧はラッチモードの区間の電圧差として次段
（図示せず）の回路（二伝送される。ここで次段回路は
例えばＡ／Ｄコ≧バータとして使用するならば、ＡＮＤ
回路やＥＸ−ＯＲ’（排他的論理和）回路の差動アンプ
がくるので、ＡＮＤやＥＸ−０几の機能と共Ｃ二増幅さ
れて、所定の論理レベル（：なるので小振幅でも差しつ
かえない。このようニジて高速サンプリングを行なって
も正確に差電圧を検出できるのでヒステリシスは生じな
い。したがって第３図に示、したような入出力特性を得
るととが可能となる。
（図示せず）の回路（二伝送される。ここで次段回路は
例えばＡ／Ｄコ≧バータとして使用するならば、ＡＮＤ
回路やＥＸ−ＯＲ’（排他的論理和）回路の差動アンプ
がくるので、ＡＮＤやＥＸ−０几の機能と共Ｃ二増幅さ
れて、所定の論理レベル（：なるので小振幅でも差しつ
かえない。このようニジて高速サンプリングを行なって
も正確に差電圧を検出できるのでヒステリシスは生じな
い。したがって第３図に示、したような入出力特性を得
るととが可能となる。
第６図の回路出力では出力振幅が小さいので、大きくさ
せたい場合には第８図に示すような回路構成にすればよ
い。この回路では、ラッチ回路のトランジスタＴＲ３，
ＴＲ４のコレクタに抵抗を挿入して両トランジスタに流
れる電流差分を電圧差として増幅させたものである。こ
のような構成にしても、高速性を失うことはない。
せたい場合には第８図に示すような回路構成にすればよ
い。この回路では、ラッチ回路のトランジスタＴＲ３，
ＴＲ４のコレクタに抵抗を挿入して両トランジスタに流
れる電流差分を電圧差として増幅させたものである。こ
のような構成にしても、高速性を失うことはない。
第９図はさらに別の実施例である。すなわち、入力差動
アンプの上にミラー効果を軽減するためのトランジスタ
対を設けた構成６ニしたものであり、ラッチ回路の抵抗
ｒはｒＮＯの場合とｒ＝ｏの場合のいづれでも差しつか
えない。
アンプの上にミラー効果を軽減するためのトランジスタ
対を設けた構成６ニしたものであり、ラッチ回路の抵抗
ｒはｒＮＯの場合とｒ＝ｏの場合のいづれでも差しつか
えない。
以上述べたように本発明は、これまでのコンパレータが
、負荷抵抗端に生ず今電圧の立ち上りと立ち下りの特性
の差分な比較電圧としてきたため、サンプリング周波数
が高速化←てくると時定数の差が顕著になり、入出力特
性図ヒステリシス特性をもつようになり、高精度に電圧
を沖定することができなかったのを、負荷抵抗端に生ず
る電圧の立ち下り特性同士で比較を打部せるようにした
ので、高速サンプリングを行々うてもその特性は互（ニ
ドラッキング亦とれているめで、特性に差異が生ぜず、
ヒステリシスも発生ｔない。九九がって高速、高精度の
電圧比較が実玩できるものである。
、負荷抵抗端に生ず今電圧の立ち上りと立ち下りの特性
の差分な比較電圧としてきたため、サンプリング周波数
が高速化←てくると時定数の差が顕著になり、入出力特
性図ヒステリシス特性をもつようになり、高精度に電圧
を沖定することができなかったのを、負荷抵抗端に生ず
る電圧の立ち下り特性同士で比較を打部せるようにした
ので、高速サンプリングを行々うてもその特性は互（ニ
ドラッキング亦とれているめで、特性に差異が生ぜず、
ヒステリシスも発生ｔない。九九がって高速、高精度の
電圧比較が実玩できるものである。
第１図は従来のコンバレー□りの回路！、第２図は低速
サンプリング−第１図の各部波形を示す図、 □ 人出力特性を示す図、 第４図は高速サンプリング時の第１図の各部波形を示す
図、 第５図はヒステリシスをもつ入出力特性図、第６図は本
発明の実施例を示す回路図、第７図は第６図の各部波形
を示す図、 第８図、第９図は本発明の別の実施例を示す回路図であ
る。 １・・・入力端子端子 ２・・・基準電圧端子３．４・
・・クロック信号端子 ５・・・バイアス端子６．７・
・・出力端子 代理人弁理士 則近憲佑（ほか１名） 第６図 第８図 第 ７ 図 第９図
サンプリング−第１図の各部波形を示す図、 □ 人出力特性を示す図、 第４図は高速サンプリング時の第１図の各部波形を示す
図、 第５図はヒステリシスをもつ入出力特性図、第６図は本
発明の実施例を示す回路図、第７図は第６図の各部波形
を示す図、 第８図、第９図は本発明の別の実施例を示す回路図であ
る。 １・・・入力端子端子 ２・・・基準電圧端子３．４・
・・クロック信号端子 ５・・・バイアス端子６．７・
・・出力端子 代理人弁理士 則近憲佑（ほか１名） 第６図 第８図 第 ７ 図 第９図
Claims (2)
- （１） 差動増幅器の負荷抵抗に生ずる電圧をエミッタ
フォア−で受け、該エミッタフォロアーのエミッタ負荷
に正帰還型のラッチ回路を接続したことを特長とするコ
ンパレータ回路。 - （２）正帰還型ラツ°チ回路のトランジスタのコレクタ
と対トランジスタのベースの間に抵抗を入れたことを特
徴とする特許請求の範囲第１項記載のコンパレータ回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179151A JPS6072314A (ja) | 1983-09-29 | 1983-09-29 | コンパレ−タ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179151A JPS6072314A (ja) | 1983-09-29 | 1983-09-29 | コンパレ−タ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6072314A true JPS6072314A (ja) | 1985-04-24 |
Family
ID=16060849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58179151A Pending JPS6072314A (ja) | 1983-09-29 | 1983-09-29 | コンパレ−タ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6072314A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5073728A (en) * | 1987-07-15 | 1991-12-17 | Texas Instruments Incorporated | Active load for ECL type outputs |
| WO2003017485A3 (en) * | 2001-08-16 | 2003-10-16 | Hrl Lab Llc | Comparator with very fast regeneration time constant |
-
1983
- 1983-09-29 JP JP58179151A patent/JPS6072314A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5073728A (en) * | 1987-07-15 | 1991-12-17 | Texas Instruments Incorporated | Active load for ECL type outputs |
| WO2003017485A3 (en) * | 2001-08-16 | 2003-10-16 | Hrl Lab Llc | Comparator with very fast regeneration time constant |
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