JPS5922436A - 可変遅延回路 - Google Patents

可変遅延回路

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Publication number
JPS5922436A
JPS5922436A JP13031482A JP13031482A JPS5922436A JP S5922436 A JPS5922436 A JP S5922436A JP 13031482 A JP13031482 A JP 13031482A JP 13031482 A JP13031482 A JP 13031482A JP S5922436 A JPS5922436 A JP S5922436A
Authority
JP
Japan
Prior art keywords
circuit
delay time
rising
converter
differential input
Prior art date
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Pending
Application number
JP13031482A
Other languages
English (en)
Inventor
Akira Yamagiwa
明 山際
Takashi Matsumoto
隆 松本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
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Publication of JPS5922436A publication Critical patent/JPS5922436A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K5/00Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の対象 本発明は、ディジタル回路に係り、特に高速パルスを扱
5装置において、パルスの位相調整に好適な可変遅延回
路に関する。
従来技術 従来の可変遅延回路は、第1図に示す如くに駆動回路1
の出力に抵抗2と可変容量ダイオード3からなるCR回
路を設け、可変容量ダイオードに加える電圧はDA変換
器4を介して与えている。DA変換器の入力りを変えれ
ば遅延時間を変えられる。第2a図には、第1図の各部
の波形を、遅延時間最小の場合と最大の場合について示
している。C几回路であるA点及びB点の波形は、特に
可変容量ダイオード4による負荷容量が大ぎくなると、
駆動回路の出力インピーダンスが立ち上り時と立ち下り
時とで異ってくるために、出力Oの波形に示す如くに、
立ち上り時の遅延時間と、立ち下り時の遅延時間に差異
が生ずる欠点があった。さらに第2b図に示す如くに駆
動回路゛の出力レベル及びスレシュホールドレベルが温
度及び電源の変化により変動し、遅延時間の狂いとなる
欠点がある。
発明の目的 本発明の目的は、前記の如き従来の問題点を除去するも
のであり、高精度かつ高安定な可変遅延回路を提供する
ことにある。
本発明の特徴とするところは、駆動回路に差動型回路を
採用し、各種要因による遅延時間の狂いをなくすと共に
、立ち上り時と立ち下り時のバランスを取り遅延時間が
大きい時にも、パルスの中食化を生じない。
発明の実施例 以下、本発明の一実施例を第3図により説明する。駆動
回路11は両極性を有し、各々の出力には抵抗12と可
変容量ダイオード13によるCB。
回路が構成されている。各々のC凡回路からの両極性の
信号を次段の差動入力型受信回路11′に入力し波形整
形を行い出力として取り出す。
可変容量ダイオード13に加える電圧はDA変換器14
介して与えられる。DA変換器の入力りを変えれば遅延
時間を変えられる。第4a図には、第3図における各部
の波形を示している。DA変換器14から与える可変容
量ダイオードの逆バイアス電圧が大きい場合と小さい場
合の両方について示している。逆バイアス電圧が小さく
て容量が大きい場合に、A点及びB点の波形が立ち上り
時と立ち下り時とで異っていても、受信回路11′が差
動入力となっているために、出力01及び02において
、立ち上り時と立ち下りに示す如くに駆動回路11の出
力レベルが温度や電源等により変化しても、差動入力と
なるために、その影響を受けない。さらに差動入力のた
め、受信回路11′の交流利得が大きく、一段での時定
数を大きくでき、可変遅延時間範囲を大きく取れる。
発明の効果 本発明に、よれば、立ち上り側と立ち下り側との時定数
の差をなくすことができるので、パルス巾変化がなく、
高精度な可変遅延時間を得ることが出来る。又差動入力
型であるために、温度及び電源等による変化がなく高安
定動作を行うことが出来る。さらに整珍回路の利得が大
きいため時定数を太き(取れ、可変範囲を広く出来る。
従って所定の可変範囲を得るための回路段数を少く出来
、遅延時間最小である基本遅れが小さく、従って回路自
身による変動も小さくなる。
【図面の簡単な説明】
第1図は従来技術による可変遅延回路の回路図である。 第2a図第2b図は従来技術による可変遅延回路におけ
る各部の波形である。 第6図は本発明による可変遅延回路の回路図である。 第4a図第4b図は本発明による可変遅延回路における
各部の波形である。 1・・・駆動回路    2・・・抵抗3・・・可変容
量ダイオード 4・・・DA変換器   11・・・駆動回路11′・
・・差動入力型受信回路 12・・・抵抗 13・・・可変容量ダイオード 14・・・DA変換器 −71困 第2L図 ォ2し図 第3図 才4−久図

Claims (1)

    【特許請求の範囲】
  1. 可変容量ダイオードと抵抗により、CR,時定数を変化
    させ、遅延時間を制御する可変遅延回路において、両極
    性出力を有する駆動回路の各々の出力にCR回路を設け
    、前記回路の両極性信号を次段の差動入力型受信回路に
    入力し波形整形することを特徴とする可変遅延回路。
JP13031482A 1982-07-28 1982-07-28 可変遅延回路 Pending JPS5922436A (ja)

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