JPS635297Y2 - - Google Patents
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- Publication number
- JPS635297Y2 JPS635297Y2 JP1980133756U JP13375680U JPS635297Y2 JP S635297 Y2 JPS635297 Y2 JP S635297Y2 JP 1980133756 U JP1980133756 U JP 1980133756U JP 13375680 U JP13375680 U JP 13375680U JP S635297 Y2 JPS635297 Y2 JP S635297Y2
- Authority
- JP
- Japan
- Prior art keywords
- variable capacitance
- diode
- resistor
- circuit
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000003990 capacitor Substances 0.000 claims description 13
- 230000003111 delayed effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
Description
【考案の詳細な説明】
パルス信号の可変遅延回路として第１図のよう
な回路が用いられる。すなわち端子１の入力パル
ス信号をバツフア増幅器Ａに加えて、その出力端
に抵抗Ｒと可変容量ダイオードＤおよびバイパス
コンデンサＣを直列に接続し、上記ダイオードＤ
とコンデンサＣとの接続部を該ダイオードの制御
電圧端子Ｐに接続したもので、必要に応じて同様
の回路を複数段縦続して用いる。すなわち端子Ｐ
の電圧によつてダイオードＤの容量を変化する
と、抵抗Ｒを介して上記ダイオードおよびコンデ
ンサの直列回路に充電される電圧の波形が変化す
る。従つて上記回路の出力端に一定のしきい値を
有する整形回路を設けると、入力パルスと同一の
波形を有し端子Ｐの電圧に対応する遅延を与えら
れた出力パルスが得られる。しかしコンデンサＣ
にはリード線等によつて多少のインダクタンスが
あるから、入力信号の立上り時点等で雑音電圧が
発生し、このため高速度で動作させると出力信号
にジツタを生ずる欠点がある。本考案はこのよう
にバイパスコンデンサＣのインダクタンスにもと
づくジツタの発生を防止しようとするものであ
る。
な回路が用いられる。すなわち端子１の入力パル
ス信号をバツフア増幅器Ａに加えて、その出力端
に抵抗Ｒと可変容量ダイオードＤおよびバイパス
コンデンサＣを直列に接続し、上記ダイオードＤ
とコンデンサＣとの接続部を該ダイオードの制御
電圧端子Ｐに接続したもので、必要に応じて同様
の回路を複数段縦続して用いる。すなわち端子Ｐ
の電圧によつてダイオードＤの容量を変化する
と、抵抗Ｒを介して上記ダイオードおよびコンデ
ンサの直列回路に充電される電圧の波形が変化す
る。従つて上記回路の出力端に一定のしきい値を
有する整形回路を設けると、入力パルスと同一の
波形を有し端子Ｐの電圧に対応する遅延を与えら
れた出力パルスが得られる。しかしコンデンサＣ
にはリード線等によつて多少のインダクタンスが
あるから、入力信号の立上り時点等で雑音電圧が
発生し、このため高速度で動作させると出力信号
にジツタを生ずる欠点がある。本考案はこのよう
にバイパスコンデンサＣのインダクタンスにもと
づくジツタの発生を防止しようとするものであ
る。
第２図は本考案実施例の回路図で、バツフア増
幅器Ｂは、エミツタに定電流源Ｋを接続してコレ
クタと電源端子Ｅとの間に負荷抵抗ｒ１，ｒ２を
挿入したトランジスタＱ１，Ｑ２およびエミツタ
に負荷抵抗ｒ３，ｒ４を挿入したエミツタフオロ
アトランジスタＱ３，Ｑ４からなるもので、トラ
ンジスタＱ１，Ｑ２のコレクタをトランジスタＱ
３，Ｑ４のベースにそれぞれ接続すると共にトラ
ンジスタＱ１のベースを信号の入力端子Ｉに接続
し、トランジスタＱ２のベースを分圧抵抗r5，r6
の分圧点に接続し、トランジスタＱ３，Ｑ４のエ
ミツタをそれぞれ出力端としてある。この２つの
出力端に、それぞれ同一の抵抗Ｒ１，Ｒ２と同一
の可変容量ダイオードＤ１，Ｄ２との直列回路を
接続し、この２つの直列回路の各々を介して上記
２つの出力端に共通のバイパスコンデンサＣを接
続することにより、ダイオードＤ１，Ｄ２とコン
デンサＣとの接続部を該ダイオードの制御電圧源
端子Ｐに接続してある。かつ前記２つの直列回路
の一方における抵抗とダイオードとの接続部を出
力端となしたもので、上述のような回路を必要な
段数だけ縦続して用いる。また第３図は本考案の
他の実施例で、第２図とほぼ同様の回路であるが
トランジスタＱ１，Ｑ２のエミツタを入力端子Ｉ
１，Ｉ２に接続すると共に抵抗Ｒ１とダイオード
Ｄ１の接続部および抵抗Ｒ２とダイオードＤ２の
接続部を次段の入力端に接続して、端子Ｉ１，Ｉ
２の間に入力信号を加えるようにしてある。
幅器Ｂは、エミツタに定電流源Ｋを接続してコレ
クタと電源端子Ｅとの間に負荷抵抗ｒ１，ｒ２を
挿入したトランジスタＱ１，Ｑ２およびエミツタ
に負荷抵抗ｒ３，ｒ４を挿入したエミツタフオロ
アトランジスタＱ３，Ｑ４からなるもので、トラ
ンジスタＱ１，Ｑ２のコレクタをトランジスタＱ
３，Ｑ４のベースにそれぞれ接続すると共にトラ
ンジスタＱ１のベースを信号の入力端子Ｉに接続
し、トランジスタＱ２のベースを分圧抵抗r5，r6
の分圧点に接続し、トランジスタＱ３，Ｑ４のエ
ミツタをそれぞれ出力端としてある。この２つの
出力端に、それぞれ同一の抵抗Ｒ１，Ｒ２と同一
の可変容量ダイオードＤ１，Ｄ２との直列回路を
接続し、この２つの直列回路の各々を介して上記
２つの出力端に共通のバイパスコンデンサＣを接
続することにより、ダイオードＤ１，Ｄ２とコン
デンサＣとの接続部を該ダイオードの制御電圧源
端子Ｐに接続してある。かつ前記２つの直列回路
の一方における抵抗とダイオードとの接続部を出
力端となしたもので、上述のような回路を必要な
段数だけ縦続して用いる。また第３図は本考案の
他の実施例で、第２図とほぼ同様の回路であるが
トランジスタＱ１，Ｑ２のエミツタを入力端子Ｉ
１，Ｉ２に接続すると共に抵抗Ｒ１とダイオード
Ｄ１の接続部および抵抗Ｒ２とダイオードＤ２の
接続部を次段の入力端に接続して、端子Ｉ１，Ｉ
２の間に入力信号を加えるようにしてある。
上述の回路において、トランジスタＱ１，Ｑ２
の出力はその一方が上昇すると他方は逆に低下し
て、互に逆向きに変化する。従つてトランジスタ
Ｑ３，Ｑ４のエミツタ電位、すなわちバツフア回
路Ｂの２つの出力もそれぞれ正および負方向へ対
称的に変化する。この２つの出力が抵抗Ｒ１と可
変容量ダイオードＤ１および抵抗Ｒ２と可変容量
ダイオードＤ２よりなる２つの直列回路を介して
コンデンサＣに加わるから、信号の正方向変化と
負方向変化とが互に相殺されて該コンデンサＣに
は端子Ｐの直流電圧のみが加わる。すなわち信号
によつてコンデンサＣに流入あるいは流出する電
流を生じないから、該コンデンサのインダクタン
スにより雑音電圧を発生して、このため出力信号
にジツタを生ずることを防止し得るものである。
の出力はその一方が上昇すると他方は逆に低下し
て、互に逆向きに変化する。従つてトランジスタ
Ｑ３，Ｑ４のエミツタ電位、すなわちバツフア回
路Ｂの２つの出力もそれぞれ正および負方向へ対
称的に変化する。この２つの出力が抵抗Ｒ１と可
変容量ダイオードＤ１および抵抗Ｒ２と可変容量
ダイオードＤ２よりなる２つの直列回路を介して
コンデンサＣに加わるから、信号の正方向変化と
負方向変化とが互に相殺されて該コンデンサＣに
は端子Ｐの直流電圧のみが加わる。すなわち信号
によつてコンデンサＣに流入あるいは流出する電
流を生じないから、該コンデンサのインダクタン
スにより雑音電圧を発生して、このため出力信号
にジツタを生ずることを防止し得るものである。
第１図は従来の可変遅延回路を示した図、第２
図、第３図はそれぞれ本考案実施例の回路図であ
る。なお図において、Ｉは信号入力端子、Ｅは電
源端子、Ｐは可変容量ダイオードの制御電圧端子
である。
図、第３図はそれぞれ本考案実施例の回路図であ
る。なお図において、Ｉは信号入力端子、Ｅは電
源端子、Ｐは可変容量ダイオードの制御電圧端子
である。
Claims (1)
- 入力信号に応じて２つの出力端からそれぞれ正
および負方向へ対称的に変化する出力を送出する
バツフア回路を設けて、それぞれ同一の抵抗およ
び可変容量ダイオードよりなる２つの直列回路の
各々を介して前記２つの出力端に共通のバイパス
コンデンサを接続し、かつ上記バイパスコンデン
サと前記２つの可変容量ダイオードとの接続部を
該可変容量ダイオードの制御電圧源に接続して、
前記２つの直列回路における抵抗と可変容量ダイ
オードとの接続部の少なくとも一方を遅延された
信号の出力端となした可変遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1980133756U JPS635297Y2 (ja) | 1980-09-22 | 1980-09-22 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1980133756U JPS635297Y2 (ja) | 1980-09-22 | 1980-09-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5757642U JPS5757642U (ja) | 1982-04-05 |
| JPS635297Y2 true JPS635297Y2 (ja) | 1988-02-13 |
Family
ID=29493977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1980133756U Expired JPS635297Y2 (ja) | 1980-09-22 | 1980-09-22 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS635297Y2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2007072551A1 (ja) | 2005-12-20 | 2009-05-28 | 富士通株式会社 | 電圧制御リングオシレータ |
| US8742815B2 (en) * | 2012-06-20 | 2014-06-03 | Qualcomm Incorporated | Temperature-independent oscillators and delay elements |
-
1980
- 1980-09-22 JP JP1980133756U patent/JPS635297Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5757642U (ja) | 1982-04-05 |
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