JPS6150410B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は入力パルス信号に同期したトリガパル
スを形成するトリガパルス形成回路の改良に関す
る。

従来、単安定マルチバイブレータその他のデジ
タル回路をトリガするためのトリガパルスを形成
する回路として、単に抵抗およびコンデンサから
なる微分回路が知られている。しかし上記の微分
回路によるときは入力パルス信号の立上りおよび
立下り時間、微分回路の時定数のばらつきなどに
よつてパルス幅および振幅の安定したトリガパル
スを形成することができない欠点があつた。

このため第１図に示す回路が知られている。第
１図の回路はトリガパルス形成回路と、前記トリ
ガパルス形成回路の出力を整形するパルス整形回
路を示しており、トリガパルス形成回路はトラン
ジスタ１および２のエミツタを共通接続して定電
流源３を通して接地しエミツタ結合型差動増幅器
を構成し、トランジスタ１のコレクタは負荷抵抗
４を通して電源＋B₂に、トランジスタ２のコレ
クタは負荷抵抗５とコンデンサ６とからなる積分
回路を通して電源＋B₁に接続し、トランジスタ
１および２の出力をダイオード８および９により
論理積演算するように構成され、パルス整形回路
はトランジスタ１０，１１および定電流源１２か
らなる電流スイツチ回路で構成されている。電源
＋B₁の電圧＋Ｖ_B1と電源＋B₂の電圧＋Ｖ_B2は、Ｖ
_B1＞Ｖ_B2となるように設定されている。

入力端子INに印加された入力パルス信号によ
り、トランジスタ１および２のコレクタに相互に
逆位相の出力パルスを得て、トランジスタ２の出
力パルスを積分し、この積分した出力とトランジ
スタ１からの出力パルスとの論理積をとり、トリ
ガパルスを形成し、さらに電流スイツチ回路によ
り波形整形して整形されたトリガパルスを得てい
た。尚７及び１５はスレツシユホルドレベル設定
用電源である。

しかし、上記のトリガパルス形成回路を集積回
路とする場合には積分回路のコンデンサ６の静電
容量を極力小さくすることが望ましい。従つてコ
ンデンサ６の静電容量を小さくするにともなつて
負荷抵抗５の抵抗値を大きくし、かつ定電流源３
の電流を小さくしなければならない。このために
トリガパルス形成回路の出力インピーダンスが大
きくなつて次段のたとえばパルス整形回路、レベ
ルシフタ、フリツプフロツプなどの回路を駆動す
る駆動能力が下つてしまう。すなわち、回路素子
の値のばらつき、周囲温度などの周囲条件の変化
に対して安定したトリガパルスを形成することが
出来ない欠点があつた。このため集積回路化する
には問題があつた。

本発明は上記にかんがみなされたもので、上記
の欠点を解消したトリガパルス形成回路を提供す
ることを目的とする。

本発明は、第１の電源から第１の負荷抵抗を介
して電圧の供給を受ける第１のトランジスタと前
記第１の電源より高い電圧の第２の電源から第２
の負荷抵抗を介して電圧の供給を受ける第２のト
ランジスタとからなり前記第１および第２のトラ
ンジスタのベースより入力パルス信号が印加され
るエミツタ結合型差動増幅器と、前記第２のトラ
ンジスタの出力端に接続した前記第２の負荷抵抗
にコンデンサを並列に接続した積分回路と、該積
分回路の一方の端子である前記第２のトランジス
タの出力端側にベースを接続し前記積分回路の他
方の端子にコレクタを接続し前記第１のトランジ
スタの出力端にエミツタを接続した第３のトラン
ジスタとを備え、前記第１のトランジスタの出力
端よりトリガパルス出力を得ることを特徴とする
ものである。

以下、本発明を実施例により説明する。

第２図は本発明のトリガパルス形成回路の一実
施例の回路図である。第２図において１６および
１７はトランジスタであり、トランジスタ１６お
よび１７のエミツタを共通接続して定電流源１８
を通して接地しエミツタ結合型差動増幅器を構成
し、トランジスタ１６および１７のベース間に入
力パルス信号を印加する。トランジスタ１６のコ
レクタは負荷抵抗１９を通して電源＋B₂に、ト
ランジスタ１７のコレクタは負荷抵抗２０と負荷
抵抗２０に並列接続したコンデンサ２１とからな
る積分回路を通して電源＋B₁に接続する。一
方、トランジスタ１６のコレクタは出力端子
OUTに接続するとともにトランジスタ２２のエ
ミツタに接続する。トランジスタ２２のベースは
トランジスタ１７のコレクタに、トランジスタ２
２のコレクタは電源＋B₁に、すなわちトランジ
スタ２２のベースおよびコレクタは積分回路の両
端に接続する。

尚、電源＋B₁の電圧Ｖ_B1は電源＋B₂の電圧Ｖ_B2
より高い電圧に設定する。

例えば、Ｖ_B1−Ｖ_B2≒（Ｒ_２−Ｒ_１）Ｉ_０／２＋Ｖ_BE
3となる ように設定すれば適当なパルス幅が得られる。
（ただし、I₀：定電流源１８の電流、R₁：負荷抵
抗１９の抵抗値、R₂：負荷抵抗２０の抵抗値、
Ｖ_BE3：トランジスタ２２のベース・エミツタ間
電圧） 以上の如く構成した第２図に示すトリガパルス
形成回路の作用について説明する。

入力として第３図ａに示すような入力パルス信
号がトランジスタ１６および１７のベース間に印
加されると、或るレベルをスレツシユホルドレベ
ルとして、入力パルス信号が前記レベルを超えた
ときはトランジスタ１６はオン、トランジスタ１
７はオフ状態となる。この状態を（）の状態と
記す。

また前記レベル以下に入力パルス信号が減少し
たときはトランジスタ１６はオフ、トランジスタ
１７はオン状態となる。この状態を（）の状態
と記す。

まず、入力パルス信号が（）の状態から
（）の状態になると、トランジスタ１６はオフ
からオン状態に、トランジスタ１７はオンからオ
フ状態になり、第３図ｂに示した如くトランジス
タ１６のコレクタ電圧V₁は電源＋B₂の電圧Ｖ_B2か
ら（Ｖ_B2―I₀R₁）となる。一方、トランジスタ１
７のコレクタ電圧V₂は、トランジスタ１７がオ
フ状態となつたためコンデンサ２１の電荷が放電
し、負荷抵抗２０の抵抗値R₂とコンデンサ２１
の静電容量Ｃとの積R₂・Ｃの時定数に従つて、
次に状態が（）の状態に切替る時点あるいはＶ
_B1になるまで増加する。そこでトランジスタ１６
のコレクタ電圧V₁は前述の如く（Ｖ_B2―I₀R₁）の
レベルにあるが、トランジスタ２２のベース・エ
ミツタ間の順方向圧電圧降下をＶ_BE3とすれば、
トランジスタ２２によつて、V₂―Ｖ_BE3＞Ｖ_B2―
I₀R₁の関係が成立する範囲においてトランジスタ
２２はオン状態となり、トランジスタ１６のコレ
クタ電圧V₁は（V₂―Ｖ_BE3）となり、トランジス
タ１７のコレクタ電圧V₂に従つて増加する。

尚、第３図ｂにおいて一点鎖線V₀はV₀＝（V₂―
Ｖ_BE3）の値の変化を示している。

つぎに入力パルス信号の状態が変つて、（）
の状態から（）の状態に切替ると、トランジス
タ１６はオフ状態となり、トランジスタ１７はオ
ン状態となつて、トランジスタ１７のコレクタ電
圧V₂は定電流源１８とコンデンサ２１の特性に
応じて次に入力パルス信号の状態が（）の状態
に切替る時点まで、またはV₂＝Ｖ_B1―I₀R₂となる
時点まで減少する。一方トランジスタ１６のコレ
クタ電圧V₁は電源＋B₂の電圧Ｖ_B2になろうとする
がトランジスタ２２がオンしている間はV₂によ
り電位が決まり、トランジスタ２２がオフとなる
とＶ_B2となる。そして、次の（）の状態に切替
る時点まで電圧Ｖ_B2にとどまつている。

ついで、入力パルス信号の状態が（）の状態
から（）の状態に変つて１周期が終了する。

以上の動作は、トランジスタ２２によつて、ト
ランジスタ１６のコレクタ電圧V₁すなわち出力
端子OUTに出力される電圧は、第３図ｂの破線
で示したトランジスタ１６のコレクタとトランジ
スタ２２のエミツタとが非接続のときのトランジ
スタ１６のコレクタ電圧と第３図ｂのV₀で示し
たトランジスタ２２のエミツタの電圧（V₂―Ｖ_B
Ｅ３）の何れか高い方の電圧となる。

このことはトランジスタ２２により、トランジ
スタ１６のコレクタとトランジスタ２２のエミツ
タとが非接続のときのトランジスタ１６のコレク
タ電圧とトランジスタ２２のエミツタ電圧（V₂
―Ｖ_BE3）との正論理における論理和演算をした
のと同じであり、入力パルス信号に同期したトリ
ガパルスを形成する。

つぎに、第２図に示した回路を集積回路化する
ために、コンデンサ２１の静電容量を小さく、負
荷抵抗２０の抵抗値を大きく設定しても、トラン
ジスタ２２によりインピーダンス変換されてトリ
ガパルス形成回路の出力インピーダンスは減少
し、次段のパルス整形回路、レベルシフタ、フリ
ツプフロツプなどの回路を駆動する駆動能力は十
分にあることになり、集積回路化のための問題点
が解消する。

また、第２図の回路の変形例として電源＋B₁
と接地端子間に２つの分圧抵抗を直列接続し、２
つの分圧抵抗の共通接続点をトランジスタ１７の
ベースに接続し、電源＋B₁の電圧Ｖ_B1を分圧し、
２つの分圧抵抗の接地側の分圧抵抗に印加される
電圧をトランジスタ１７のベース入力としてもよ
い。

つぎに、トリガパルス形成回路にパルス整形回
路を接続した場合について説明する。

第４図は第２図のトリガパルス形成回路にパル
ス整形回路を接続した場合の回路図である。第４
図において前段は第２図に示したトリガパルス形
成回路と同一の回路であり、後段の回路はトラン
ジスタ１０と１１とを共通エミツタ接続し、共通
エミツタを定電流源１２を通して接地してエミツ
タ結合型差動増幅器とし、トランジスタ１０のベ
ースはトリガパルス形成回路の出力端子OUTに
接続し、トランジスタ１０のコレクタは負荷抵抗
１３を通して、トランジスタ１１のコレクタは直
接に電源＋B₁に接続し、一方電源＋B₂と接地端
子間に分圧抵抗２２と２３の直列回路を接続し、
分圧抵抗２２と２３との共通接続点をトランジス
タ１１のベースに接続し、トランジスタ１０のコ
レクタを出力端子OUT₁に接続して電流スイツチ
回路を構成する。

上記の第４図の回路において、トリガパルス形
成回路の出力電圧は第３図ｂのV₁に示した高レ
ベル＋Ｖ_B2、低レベル（Ｖ_B2―I₀R₁）のパルスで
あり、この電圧がトランジスタ１１のベースに印
加される電圧すなわち電流スイツチ回路のスレツ
シユホルド電圧を超えたときトランジスタ１０は
オンとなり、前記スレツシユホルド電圧以下とな
つたときトランジスタ１０はオフとなつて、トリ
ガパルス形成回路の出力電圧は逆位相となつて整
形された出力パルス信号として出力端子OUT₁に
得られる。

この場合、電流スイツチ回路のスレツシユホル
ド電圧は電源＋B₂の電圧Ｖ_B2を分圧抵抗２２と２
３とで分圧することにより容易に、かつトリガパ
ルス形成回路の出力が電流スイツチ回路のスレツ
シユホルド電圧を確実に横切るように設定するこ
とができる。

さらに電流スイツチ回路のスレツシユホルド電
圧を電源＋B₂の電圧に近い値に設定することに
より回路素子の値のばらつきおよびドリフトに対
して出力パルスの幅の変動が少なくなり安定させ
ることができる。

以上説明した如く本発明によれば、トリガパル
ス形成回路の積分回路のコンデンサの静電容量を
小さくしても次段回路の駆動能力が減少すること
がなく、集積回路化が容易である。

また、従来のトリガパルス形成回路に比較して
２個のダイオードが１個のトランジスタで置換さ
れたことになり、回路素子数が減少する効果もあ
る。

また、次段にパルス整形回路を接続した場合、
パルス整形回路のスレツシユホルドレベルの設定
が容易であり、かつ回路素子の値のばらつきおよ
びドリフトに対しても安定したトリガパルスを得
ることができる。

【図面の簡単な説明】

第１図は従来のトリガパルス形成回路にパルス
整形回路を接続した回路図。第２図は本発明のト
リガパルス形成回路の回路図。第３図ａおよびｂ
は第２図の回路の作用の説明に供する図。第４図
は第２図のトリガパルス形成回路にパルス整形回
路を接続した回路図。 １６，１７および２２；トランジスタ、１８；
定電流源、１９および２０；負荷抵抗、２１；コ
ンデンサ。

Claims (1)

【特許請求の範囲】
1. １ 第１の電源から第１の負荷抵抗を介して電圧
   の供給を受ける第１のトランジスタと前記第１の
   電源より高い電圧の第２の電源から第２の負荷抵
   抗を介して電圧の供給を受ける第２のトランジス
   タとからなり前記第１および第２のトランジスタ
   のベースより入力パルス信号が印加されるエミツ
   タ結合型差動増幅器と、前記第２のトランジスタ
   の出力端に接続した前記第２の負荷抵抗にコンデ
   ンサを並列に接続した積分回路と、該積分回路の
   一方の端子である前記第２のトランジスタの出力
   端側にベースを接続し前記積分回路の他方の端子
   にコレクタを接続し前記第１のトランジスタの出
   力端にエミツタを接続した第３のトランジスタと
   を備え、前記第１のトランジスタの出力端よりト
   リガパルス出力を得ることを特徴とするトリガパ
   ルス形成回路。