JP3401084B2 - ディジタルスイッチング段 - Google Patents
ディジタルスイッチング段Info
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- JP3401084B2 JP3401084B2 JP16592394A JP16592394A JP3401084B2 JP 3401084 B2 JP3401084 B2 JP 3401084B2 JP 16592394 A JP16592394 A JP 16592394A JP 16592394 A JP16592394 A JP 16592394A JP 3401084 B2 JP3401084 B2 JP 3401084B2
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- Japan
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- transistor
- diode
- resistor
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/0416—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the output circuit
- H03K17/04166—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the output circuit in bipolar transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/66—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will
- H03K17/665—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only
- H03K17/666—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only the output circuit comprising more than one controlled bipolar transistor
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- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、第１および第２の差動
増幅器分岐を有する差動増幅器と、第１の差動増幅器分
岐中に接続されており、また第１の供給電位に対する端
子を有する第１の端子と第２の端子とを有する第１の抵
抗と、第１の抵抗の第２の端子に関してエミッタホロワ
回路中に接続されており、またそのエミッタが出力端子
と接続されている第１のバイポーラトランジスタとを有
するディジタルスイッチング段に関する。
増幅器分岐を有する差動増幅器と、第１の差動増幅器分
岐中に接続されており、また第１の供給電位に対する端
子を有する第１の端子と第２の端子とを有する第１の抵
抗と、第１の抵抗の第２の端子に関してエミッタホロワ
回路中に接続されており、またそのエミッタが出力端子
と接続されている第１のバイポーラトランジスタとを有
するディジタルスイッチング段に関する。
【０００２】
【従来の技術】このようなスイッチング段は文献ジョー
ジ・アール・ワトソン（George R.Watson ）著「バイポ
ーラＶＬＳＩにおける進歩（Advances in Bipolar VLS
I) 」米国電気電子学会論文集、第７８巻、第１１号、
第１７０６〜１７１９頁に記載されている。スイッチン
グ段の出力端は接続されている接続導線により主として
容量性に負荷されている。出力信号の正に向けられたエ
ッジにおいて、出力側で作用する寄生的キャパシタンス
の充放電のために必要とされる電流がエミッタホロワト
ランジスタを経て流れる。負に向けられた出力信号エッ
ジにおいては充放電電流は追加的な電流源を経て、また
は出力側に接続されている別のスイッチング段の入力端
を経て流れる。電流はその際に高抵抗に別の供給電位源
から供給される。
ジ・アール・ワトソン（George R.Watson ）著「バイポ
ーラＶＬＳＩにおける進歩（Advances in Bipolar VLS
I) 」米国電気電子学会論文集、第７８巻、第１１号、
第１７０６〜１７１９頁に記載されている。スイッチン
グ段の出力端は接続されている接続導線により主として
容量性に負荷されている。出力信号の正に向けられたエ
ッジにおいて、出力側で作用する寄生的キャパシタンス
の充放電のために必要とされる電流がエミッタホロワト
ランジスタを経て流れる。負に向けられた出力信号エッ
ジにおいては充放電電流は追加的な電流源を経て、また
は出力側に接続されている別のスイッチング段の入力端
を経て流れる。電流はその際に高抵抗に別の供給電位源
から供給される。
【０００３】高い動作速度を達成するためには、スイッ
チング段は十分なドライバ能力を有していなければなら
ない。従って、追加的な電流源または後段に接続されて
いるスイッチング段を通って大きい持続電流が流れる。
これにより損失電力が相対的に大きくなる。
チング段は十分なドライバ能力を有していなければなら
ない。従って、追加的な電流源または後段に接続されて
いるスイッチング段を通って大きい持続電流が流れる。
これにより損失電力が相対的に大きくなる。
【０００４】
【発明が解決しようとする課題】本発明の課題は、冒頭
に記載した種類のディジタルスイッチング段であって、
小さい損失電力において高い動作速度を有するディジタ
ルスイッチング段を提供することにある。
に記載した種類のディジタルスイッチング段であって、
小さい損失電力において高い動作速度を有するディジタ
ルスイッチング段を提供することにある。
【０００５】
【課題を解決するための手段】上述の課題を解決するた
め、本発明によれば、第１のスイッチングトランジスタ
を含む第１の差動増幅器分岐及び第２のスイッチングト
ランジスタを含む第２の差動増幅器分岐からなる差動増
幅器と、第１の差動増幅器分岐中に接続され第１の供給
電位に対する第１の端子及び第２の端子を有する第１の
抵抗と、第１の抵抗の第２の端子に関してエミッタホロ
ワ回路中に接続されエミッタが出力端子と接続されてい
る第１のバイポーラトランジスタと、出力端子をコレク
タ−エミッタ区間を介して第２の供給電位に接続する第
２のバイポーラトランジスタと、出力端子と接続された
第１の端子及び第２のバイポーラトランジスタのベース
と接続された第２の端子を有し第２の差動増幅器分岐中
に接続された第２の抵抗とを備えたディジタルスイッチ
ング段において、第２のスイッチングトランジスタのベ
ースが供給電位の間に接続された分圧器を介して参照電
位と接続され、分圧器が、陽極で第１の供給電位に対す
る端子と接続された第１のダイオードと陰極で第２の供
給電位に対する端子と接続された第２のダイオードと、
第１のダイオードの陰極と第２のスイッチングトランジ
スタのベースとの間に接続された第１の抵抗と、第２の
スイッチングトランジスタのベースと第２のダイオード
の陽極との間に接続された第２の抵抗とを含み、分圧器
の第１及び第２の抵抗が互いに等しい第１の抵抗値を有
し、差動増幅器の第１及び第２の抵抗が第１の抵抗値の
２倍の互いに等しい第２の抵抗値を有する。
め、本発明によれば、第１のスイッチングトランジスタ
を含む第１の差動増幅器分岐及び第２のスイッチングト
ランジスタを含む第２の差動増幅器分岐からなる差動増
幅器と、第１の差動増幅器分岐中に接続され第１の供給
電位に対する第１の端子及び第２の端子を有する第１の
抵抗と、第１の抵抗の第２の端子に関してエミッタホロ
ワ回路中に接続されエミッタが出力端子と接続されてい
る第１のバイポーラトランジスタと、出力端子をコレク
タ−エミッタ区間を介して第２の供給電位に接続する第
２のバイポーラトランジスタと、出力端子と接続された
第１の端子及び第２のバイポーラトランジスタのベース
と接続された第２の端子を有し第２の差動増幅器分岐中
に接続された第２の抵抗とを備えたディジタルスイッチ
ング段において、第２のスイッチングトランジスタのベ
ースが供給電位の間に接続された分圧器を介して参照電
位と接続され、分圧器が、陽極で第１の供給電位に対す
る端子と接続された第１のダイオードと陰極で第２の供
給電位に対する端子と接続された第２のダイオードと、
第１のダイオードの陰極と第２のスイッチングトランジ
スタのベースとの間に接続された第１の抵抗と、第２の
スイッチングトランジスタのベースと第２のダイオード
の陽極との間に接続された第２の抵抗とを含み、分圧器
の第１及び第２の抵抗が互いに等しい第１の抵抗値を有
し、差動増幅器の第１及び第２の抵抗が第１の抵抗値の
２倍の互いに等しい第２の抵抗値を有する。
【０００６】本発明によるスイッチング段では、上昇す
る出力信号エッジに対しても下降する出力信号エッジに
対しても出力側で作用する寄生的キャパシタンスの充放
電電流が低抵抗で供給電位源から供給される。入力およ
び出力信号レベルは供給電位に対して対称である。供給
電圧は従来のスイッチング段と比較して低く、それによ
り損失電力が一層減ぜられる。
る出力信号エッジに対しても下降する出力信号エッジに
対しても出力側で作用する寄生的キャパシタンスの充放
電電流が低抵抗で供給電位源から供給される。入力およ
び出力信号レベルは供給電位に対して対称である。供給
電圧は従来のスイッチング段と比較して低く、それによ
り損失電力が一層減ぜられる。
【０００７】
【実施例】以下、図面に示されている実施例により本発
明を一層詳細に説明する。
明を一層詳細に説明する。
【０００８】図１によるスイッチング段はスイッチング
トランジスタ１、２、４を有する差動増幅器を含んでお
り、それらのエミッタは結合されており、また電流源ト
ランジスタ３のコレクタ‐エミッタ区間を介して供給電
位ＶＥＥに対する端子と接続されている。トランジスタ
１、４は、それらのベース端子に与えられている入力信
号Ｄ１、Ｄ２の間でオア論理演算が行われるように、そ
れらのコレクタ‐エミッタ区間に関して並列に接続され
ている。差動増幅器分岐の各々のなかに負荷抵抗５また
は９が位置している。負荷抵抗５は、供給電位ＶＥＥに
関して正の極性を有する別の供給電位ＶＣＣに対する端
子と接続されている。抵抗５の他方の端子はエミッタホ
ロワトランジスタ６のベース‐エミッタ区間を介して出
力端子８と接続されている。トランジスタ６のコレクタ
は供給電位ＶＣＣに対する端子と接続されている。出力
端子８は別のトランジスタ７のコレクタ‐エミッタ区間
を介して供給電位ＶＥＥと接続されている。トランジス
タ７のコレクタとベースとの間に抵抗９が接続されてい
る。
トランジスタ１、２、４を有する差動増幅器を含んでお
り、それらのエミッタは結合されており、また電流源ト
ランジスタ３のコレクタ‐エミッタ区間を介して供給電
位ＶＥＥに対する端子と接続されている。トランジスタ
１、４は、それらのベース端子に与えられている入力信
号Ｄ１、Ｄ２の間でオア論理演算が行われるように、そ
れらのコレクタ‐エミッタ区間に関して並列に接続され
ている。差動増幅器分岐の各々のなかに負荷抵抗５また
は９が位置している。負荷抵抗５は、供給電位ＶＥＥに
関して正の極性を有する別の供給電位ＶＣＣに対する端
子と接続されている。抵抗５の他方の端子はエミッタホ
ロワトランジスタ６のベース‐エミッタ区間を介して出
力端子８と接続されている。トランジスタ６のコレクタ
は供給電位ＶＣＣに対する端子と接続されている。出力
端子８は別のトランジスタ７のコレクタ‐エミッタ区間
を介して供給電位ＶＥＥと接続されている。トランジス
タ７のコレクタとベースとの間に抵抗９が接続されてい
る。
【０００９】トランジスタ６、７は供給電位ＶＣＣ、Ｖ
ＥＥの間のトーテム‐ポール回路として作用する。抵抗
５、９は、それぞれ付設されているトランジスタ６また
は７が飽和に入るのを防止する。電流源トランジスタ３
のスイッチング電流が抵抗５、９の１つを通って流れる
と、相応のトランジスタ６または７のベース電位が、ト
ランジスタが遮断された状態となるまで下げられる。抵
抗５、９のそれぞれ他方を通って、付設されているトラ
ンジスタのベース電流のみが流れ、従ってこのトランジ
スタのコレクタ‐エミッタ区間は主としてダイオードと
して作用する。こうしてＨレベルはダイオードバスの電
圧だけ正の供給電位ＶＣＣよりも低く、Ｌレベルはダイ
オードバスの電圧だけ負の供給電位ＶＥＥよりも高い。
従って信号レベルは供給電位ＶＣＣ、ＶＥＥに関して、
また供給電位ＶＣＣ、ＶＥＥの中心に関して対称であ
る。
ＥＥの間のトーテム‐ポール回路として作用する。抵抗
５、９は、それぞれ付設されているトランジスタ６また
は７が飽和に入るのを防止する。電流源トランジスタ３
のスイッチング電流が抵抗５、９の１つを通って流れる
と、相応のトランジスタ６または７のベース電位が、ト
ランジスタが遮断された状態となるまで下げられる。抵
抗５、９のそれぞれ他方を通って、付設されているトラ
ンジスタのベース電流のみが流れ、従ってこのトランジ
スタのコレクタ‐エミッタ区間は主としてダイオードと
して作用する。こうしてＨレベルはダイオードバスの電
圧だけ正の供給電位ＶＣＣよりも低く、Ｌレベルはダイ
オードバスの電圧だけ負の供給電位ＶＥＥよりも高い。
従って信号レベルは供給電位ＶＣＣ、ＶＥＥに関して、
また供給電位ＶＣＣ、ＶＥＥの中心に関して対称であ
る。
【００１０】端子８に接続されるキャパシタンスに対す
る充放電電流は出力端８におけるＬからＨへの切換の間
はトランジスタ６のコレクタ‐エミッタ区間を介して供
給電位ＶＣＣから供給される。ＨからＬへの切換の間
は、端子８に接続されているキャパシタンスに対する充
電電流は供給電位ＶＥＥからトランジスタ７のコレクタ
‐エミッタ区間を介して供給される。これらの電流経路
は低抵抗である。
る充放電電流は出力端８におけるＬからＨへの切換の間
はトランジスタ６のコレクタ‐エミッタ区間を介して供
給電位ＶＣＣから供給される。ＨからＬへの切換の間
は、端子８に接続されているキャパシタンスに対する充
電電流は供給電位ＶＥＥからトランジスタ７のコレクタ
‐エミッタ区間を介して供給される。これらの電流経路
は低抵抗である。
【００１１】スイッチングトランジスタ２のベースには
参照電位が与えられている。参照電位が供給電位ＶＣ
Ｃ、ＶＥＥから分圧により発生されると有利である。ダ
イオード１０、等しい抵抗値を有する２つの抵抗１２、
１３および別のダイオード１１から成り供給電位端子の
間に接続されている電流経路による実現は特に有利であ
る。ダイオード１０、１１は流れ方向に接続されてお
り、その際にダイオード１０は正の供給電位に、またダ
イオード１１は負の供給電位に接続されている。参照電
圧発生器は多くの、たとえば４つの電流スイッチに対し
て共通に使用され得る。電流源トランジスタ３のベース
はその際にダイオード１１の陽極端子と接続される。こ
うして参照電流経路および電流源トランジスタ３のコレ
クタ‐エミッタ区間は電流ミラーを形成する。
参照電位が与えられている。参照電位が供給電位ＶＣ
Ｃ、ＶＥＥから分圧により発生されると有利である。ダ
イオード１０、等しい抵抗値を有する２つの抵抗１２、
１３および別のダイオード１１から成り供給電位端子の
間に接続されている電流経路による実現は特に有利であ
る。ダイオード１０、１１は流れ方向に接続されてお
り、その際にダイオード１０は正の供給電位に、またダ
イオード１１は負の供給電位に接続されている。参照電
圧発生器は多くの、たとえば４つの電流スイッチに対し
て共通に使用され得る。電流源トランジスタ３のベース
はその際にダイオード１１の陽極端子と接続される。こ
うして参照電流経路および電流源トランジスタ３のコレ
クタ‐エミッタ区間は電流ミラーを形成する。
【００１２】抵抗５、９および１２、１３の値の選定は
下記のように行われるのが有利である。抵抗１２、１３
は前記のように等しい抵抗値Ｒを有する。第１の場合に
は抵抗５、９はそれぞれ２倍の抵抗値２・Ｒの等しい大
きさに選定される。その場合、休止状態ではトランジス
タ６、７のトーテム‐ポール段を通ってスイッチング電
流のオーダーの電流が電流源トランジスタ３を通って、
または参照電流経路を通って流れる。第２の場合には抵
抗５は抵抗９よりもわずかに大きく選定される。その場
合、抵抗６、７のトーテム‐ポール段を通る電流は小さ
くなる。抵抗５を２．４Ｒに、また抵抗９を２．２Ｒに
選定すると特に有利であることが判明している。その理
由は、休止状態でトランジスタ６、７の１つが遮断され
ており、従って横断電流がほぼ流れないことである。ト
ランジスタがいずれも飽和状態に入らないように、供給
電圧が約２Ｖであると好適である。信号レベルが供給電
位に対して対称であるので、供給電位ＶＥＥも供給電位
ＶＣＣも基準電位（接地）として選ばれ得る。
下記のように行われるのが有利である。抵抗１２、１３
は前記のように等しい抵抗値Ｒを有する。第１の場合に
は抵抗５、９はそれぞれ２倍の抵抗値２・Ｒの等しい大
きさに選定される。その場合、休止状態ではトランジス
タ６、７のトーテム‐ポール段を通ってスイッチング電
流のオーダーの電流が電流源トランジスタ３を通って、
または参照電流経路を通って流れる。第２の場合には抵
抗５は抵抗９よりもわずかに大きく選定される。その場
合、抵抗６、７のトーテム‐ポール段を通る電流は小さ
くなる。抵抗５を２．４Ｒに、また抵抗９を２．２Ｒに
選定すると特に有利であることが判明している。その理
由は、休止状態でトランジスタ６、７の１つが遮断され
ており、従って横断電流がほぼ流れないことである。ト
ランジスタがいずれも飽和状態に入らないように、供給
電圧が約２Ｖであると好適である。信号レベルが供給電
位に対して対称であるので、供給電位ＶＥＥも供給電位
ＶＣＣも基準電位（接地）として選ばれ得る。
【００１３】図２には本発明によるスイッチング段がマ
スター‐スレーブ‐フリップフロップの出力段として示
されている。記憶すべき信号Ｄは入力段２０に供給され
る。入力段２０の後にクロック信号ＣＬＫにより制御さ
れるマスター‐スレーブ段２１が接続されている。マス
ター‐スレーブ段２１の出力信号はスイッチング段２２
により増幅され、また相応の出力論理レベルに変換され
る。マスター‐スレーブ段２１はその出力端２６、２７
に差動信号を供給する。従って、回路節点２８は回路状
態に無関係に常に等しい電位にとどまる。こうして差動
増幅器に対するスイッチング電流を供給する電流源は電
流源トランジスタとしても、図示されているように抵抗
２９としても実現され得る。負荷抵抗３０、３１と電流
源抵抗２９との比は、出力端３２における出力信号Ａに
対して図１と関連して説明された出力信号レベルが生ず
るように設定される。
スター‐スレーブ‐フリップフロップの出力段として示
されている。記憶すべき信号Ｄは入力段２０に供給され
る。入力段２０の後にクロック信号ＣＬＫにより制御さ
れるマスター‐スレーブ段２１が接続されている。マス
ター‐スレーブ段２１の出力信号はスイッチング段２２
により増幅され、また相応の出力論理レベルに変換され
る。マスター‐スレーブ段２１はその出力端２６、２７
に差動信号を供給する。従って、回路節点２８は回路状
態に無関係に常に等しい電位にとどまる。こうして差動
増幅器に対するスイッチング電流を供給する電流源は電
流源トランジスタとしても、図示されているように抵抗
２９としても実現され得る。負荷抵抗３０、３１と電流
源抵抗２９との比は、出力端３２における出力信号Ａに
対して図１と関連して説明された出力信号レベルが生ず
るように設定される。
【００１４】出力段２２のなかのマスター‐スレーブ段
２１の差動出力端２６、２７の評価により段２０、２１
は減ぜられた、目的にかなった仕方で半減された信号レ
ベルにより作動し得る。加えて入力段２０およびマスタ
ー‐スレーブ段２１のスイッチング段は抵抗２３、２
４、２５を介して供給電位ＶＣＣに接続される。さらに
入力段２０の参照電流分岐３２中に、参照電流分岐３２
中の抵抗２３に関してエミッタホロワとして接続されて
いるバイポーラトランジスタ３３が設けられている。段
２０、２１のすべての抵抗と、マスター‐スレーブ段２
１の出力端２６、２７に供給される電流が流れる抵抗３
４、３５との値が等しい大きさに選定されると有利であ
る。
２１の差動出力端２６、２７の評価により段２０、２１
は減ぜられた、目的にかなった仕方で半減された信号レ
ベルにより作動し得る。加えて入力段２０およびマスタ
ー‐スレーブ段２１のスイッチング段は抵抗２３、２
４、２５を介して供給電位ＶＣＣに接続される。さらに
入力段２０の参照電流分岐３２中に、参照電流分岐３２
中の抵抗２３に関してエミッタホロワとして接続されて
いるバイポーラトランジスタ３３が設けられている。段
２０、２１のすべての抵抗と、マスター‐スレーブ段２
１の出力端２６、２７に供給される電流が流れる抵抗３
４、３５との値が等しい大きさに選定されると有利であ
る。
【図１】本発明によるオア‐スイッチング段の結線図。
【図２】本発明によるオア‐スイッチング段を有するマ
スター‐スレーブ‐フリップフロップの結線図。
スター‐スレーブ‐フリップフロップの結線図。
１、２ スイッチングトランジスタ
３ 電流源トランジスタ
５ 第１の抵抗
６ 第１のバイポーラトランジスタ
７ 第２のバイポーラトランジスタ
８ 出力端子
９ 第２の抵抗
１０ 第１のダイオード
１１ 第２のダイオード
１２ 第１の抵抗
１３ 第２の抵抗
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ヨーゼフ ヘルツレ
ドイツ連邦共和国 86825 バート ウ
エリスホーフエン ジユートヴエーク
８
(56)参考文献 米国特許4347446（ＵＳ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 17/00,19/00
Claims (3)
- 【請求項１】 第１のスイッチングトランジスタ（１）
を含む第１の差動増幅器分岐及び第２のスイッチングト
ランジスタ（２）を含む第２の差動増幅器分岐からなる
差動増幅器と、第１の差動増幅器分岐中に接続され第１
の供給電位（ＶＣＣ）に対する第１の端子及び第２の端
子を有する第１の抵抗（５）と、第１の抵抗（５）の第
２の端子に関してエミッタホロワ回路中に接続されエミ
ッタが出力端子（８）と接続されている第１のバイポー
ラトランジスタ（６）と、出力端子（８）をコレクタ−
エミッタ区間を介して第２の供給電位（ＶＥＥ）に接続
する第２のバイポーラトランジスタ（７）と、出力端子
（８）と接続された第１の端子及び第２のバイポーラト
ランジスタ（７）のベースと接続された第２の端子を有
し第２の差動増幅器分岐中に接続された第２の抵抗
（９）とを備えたディジタルスイッチング段において、 第２のスイッチングトランジスタ（２）のベースが供給
電位（ＶＣＣ、ＶＥＥ）の間に接続された分圧器を介し
て参照電位と接続され、 分圧器が、陽極で第１の供給電位（ＶＣＣ）に対する端
子と接続された第１のダイオード（１０）と陰極で第２
の供給電位（ＶＥＥ）に対する端子と接続された第２の
ダイオード（１１）と、第１のダイオード（１０）の陰
極と第２のスイッチングトランジスタ（２）のベースと
の間に接続された第１の抵抗（１２）と、第２のスイッ
チングトランジスタ（２）のベースと第２のダイオード
（１１）の陽極との間に接続された第２の抵抗（１３）
とを含み、 分圧器の第１及び第２の抵抗（１２、１３）が互いに等
しい第１の抵抗値を有し、 差動増幅器の第１及び第２の抵抗（５、９）が第１の抵
抗値の２倍の互いに等しい第２の抵抗値を有する ことを特徴とするディジタルスイッチング段。 - 【請求項２】 スイッチングトランジスタ（１、２）の
エミッタが結合され、電流源トランジスタ（３）のコレ
クタ−エミッタ区間を介して第２の供給電位（ＶＥＥ）
に対する端子と接続されていることを特徴とする請求項
１記載のディジタルスイッチング段。 - 【請求項３】 電流源トランジスタ（３）のベースが第
２のダイオード（１１）の陽極と接続されていることを
特徴とする請求項２記載のディジタルスイッチング段。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4321482.7 | 1993-06-28 | ||
| DE4321482A DE4321482C1 (de) | 1993-06-28 | 1993-06-28 | Digitale Schaltstufe mit Stromschalter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0758617A JPH0758617A (ja) | 1995-03-03 |
| JP3401084B2 true JP3401084B2 (ja) | 2003-04-28 |
Family
ID=6491426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP16592394A Expired - Fee Related JP3401084B2 (ja) | 1993-06-28 | 1994-06-24 | ディジタルスイッチング段 |
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