JPS626367B2 - - Google Patents
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- JPS626367B2 JPS626367B2 JP53028659A JP2865978A JPS626367B2 JP S626367 B2 JPS626367 B2 JP S626367B2 JP 53028659 A JP53028659 A JP 53028659A JP 2865978 A JP2865978 A JP 2865978A JP S626367 B2 JPS626367 B2 JP S626367B2
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- JP
- Japan
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- transistor
- voltage
- circuit
- collector
- trigger pulse
- Prior art date
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Links
- 239000003990 capacitor Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 2
- 238000009499 grossing Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000004069 differentiation Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K4/00—Generating pulses having essentially a finite slope or stepped portions
Landscapes
- Pulse Circuits (AREA)
Description
【発明の詳細な説明】
本発明は単安定マルチバイブレータなどデジタ
ル回路を駆動するためのトリガパルス形成回路に
関する。
ル回路を駆動するためのトリガパルス形成回路に
関する。
従来、単安定マルチバイブレータなどのデジタ
ル回路を駆動するためのトリガパルスを形成する
回路として、単に抵抗およびコンデンサからなる
微分回路が知られている。しかし上記の微分回路
によるときは入力パルス信号の立上りおよび立下
り時間、微分回路の時定数のばらつきによつてパ
ルス幅および振幅の安定したトリガパルスを形成
することができない欠点があつた。
ル回路を駆動するためのトリガパルスを形成する
回路として、単に抵抗およびコンデンサからなる
微分回路が知られている。しかし上記の微分回路
によるときは入力パルス信号の立上りおよび立下
り時間、微分回路の時定数のばらつきによつてパ
ルス幅および振幅の安定したトリガパルスを形成
することができない欠点があつた。
本発明は上記にかんがみなされたもので上記の
欠点を解消し、かつ集積回路化した場合にも集積
化の容易なトリガパルス形成回路を提供すること
を目的とする。
欠点を解消し、かつ集積回路化した場合にも集積
化の容易なトリガパルス形成回路を提供すること
を目的とする。
以下、本発明を実施例により説明する。
第１図は本発明者が先に発明したトリガパルス
形成回路の一実施例の回路図である。第１図にお
いて、１は通常の安定化電源で電圧＋ＶB1および
＋ＶB2の電圧を出力する。また２および３は電圧
＋ＶB1および＋ＶB2の平滑用コンデンサである。
一方、トリガパルス形成回路は、トランジスタ４
および５のエミツタを共通接読して定電流源６を
通して接地しエミツタ結合型差動増幅器を構成
し、トランジスタ４のコレクタは負荷抵抗７を通
して電圧＋ＶB2の電源に接続し、トランジスタ５
のコレクタは負荷抵抗８と負荷抵抗８の並列接続
したコンデンサ９とからなる積分回路を通して電
圧＋ＶB1の電源に接続し、トランジスタ１０のエ
ミツタはトランジスタ４のコレクタに接続すると
ともに出力端子OUTに接続する。またトランジ
スタ１０のベースはトランジスタ５のコレクタ
に、トランジスタ１０のコレクタは電圧＋ＶB1の
電源にすなわちトランジスタ１０のベース・コレ
クタは積分回路の両端に接続する。電圧＋ＶB1の
電源と接地端子との間に抵抗１１と１２の直列回
路を接続し、抵抗１１と１２との共通接続点をト
ランジスタ５のベースに接続し、電圧＋ＶB1を分
圧して抵抗１２に印加される電圧をトランジスタ
５のベースに印加するようにし、トランジスタ４
のベースを入力端子INに接続する。
形成回路の一実施例の回路図である。第１図にお
いて、１は通常の安定化電源で電圧＋ＶB1および
＋ＶB2の電圧を出力する。また２および３は電圧
＋ＶB1および＋ＶB2の平滑用コンデンサである。
一方、トリガパルス形成回路は、トランジスタ４
および５のエミツタを共通接読して定電流源６を
通して接地しエミツタ結合型差動増幅器を構成
し、トランジスタ４のコレクタは負荷抵抗７を通
して電圧＋ＶB2の電源に接続し、トランジスタ５
のコレクタは負荷抵抗８と負荷抵抗８の並列接続
したコンデンサ９とからなる積分回路を通して電
圧＋ＶB1の電源に接続し、トランジスタ１０のエ
ミツタはトランジスタ４のコレクタに接続すると
ともに出力端子OUTに接続する。またトランジ
スタ１０のベースはトランジスタ５のコレクタ
に、トランジスタ１０のコレクタは電圧＋ＶB1の
電源にすなわちトランジスタ１０のベース・コレ
クタは積分回路の両端に接続する。電圧＋ＶB1の
電源と接地端子との間に抵抗１１と１２の直列回
路を接続し、抵抗１１と１２との共通接続点をト
ランジスタ５のベースに接続し、電圧＋ＶB1を分
圧して抵抗１２に印加される電圧をトランジスタ
５のベースに印加するようにし、トランジスタ４
のベースを入力端子INに接続する。
尚、電圧＋ＶB1は電圧＋ＶB2より高い電圧に設
定し、適当なパルス幅が得られるようにしてあ
る。
定し、適当なパルス幅が得られるようにしてあ
る。
上記の回路において、入力信号として第２図ａ
に示すような入力信号が印加されると、トランジ
スタ５のベースに印加される電圧をスレツシユホ
ルド電圧として、入力信号がスレツシユホルド電
圧より高いときはトランジスタ４はオン、トラン
ジスタ５はオフ状態となる。この状態を（）の
状態と記す。また入力信号が前記スレツシユホル
ド電圧より低いときはトランジスタ４はオフ、ト
ランジスタ５はオン状態となる。この状態を
（）の状態と記す。
に示すような入力信号が印加されると、トランジ
スタ５のベースに印加される電圧をスレツシユホ
ルド電圧として、入力信号がスレツシユホルド電
圧より高いときはトランジスタ４はオン、トラン
ジスタ５はオフ状態となる。この状態を（）の
状態と記す。また入力信号が前記スレツシユホル
ド電圧より低いときはトランジスタ４はオフ、ト
ランジスタ５はオン状態となる。この状態を
（）の状態と記す。
まず、入力信号が（）の状態から（）の状
態になると、トランジスタ４はオン状態となるこ
とから第２図ｂに示した如くトランジスタ４のコ
レクタ電圧V1は電圧ＶB2から（ＶB2−I0R1）とな
る。ここでI0は定電流源６の電流を、R1は負荷抵
抗７の抵抗値を示す。一方、トランジスタ５のコ
レクタ電圧V2はトランジスタ５がオフ状態とな
つたためコンデンサ９の電荷が放電し、負荷抵抗
８の抵抗値R2とコンデンサ９の静電容量Ｃとの
積R2・Ｃの時定数に従つて次に状態が（）の
状態に切替る時点まであるいは＋ＶB1になるまで
増加する。そこでトランジスタ４のコレクタ電圧
V1は前述の如く（ＶB2−I0R1）のレベルにある
が、トランジスタ１０のベースエミツタ間の順方
向電圧降下をＶBE3とすれば、トランジスタ１０
によつてV2−ＶBE3＞ＶB2−I0R1の関係が成立す
る範囲においてトランジスタ１０はオン状態とな
り、トランジスタ４のコレクタ電圧V1は（V2−
ＶBE3）となり、トランジスタ５のコレクタ電圧
V2に従つて増加する。
態になると、トランジスタ４はオン状態となるこ
とから第２図ｂに示した如くトランジスタ４のコ
レクタ電圧V1は電圧ＶB2から（ＶB2−I0R1）とな
る。ここでI0は定電流源６の電流を、R1は負荷抵
抗７の抵抗値を示す。一方、トランジスタ５のコ
レクタ電圧V2はトランジスタ５がオフ状態とな
つたためコンデンサ９の電荷が放電し、負荷抵抗
８の抵抗値R2とコンデンサ９の静電容量Ｃとの
積R2・Ｃの時定数に従つて次に状態が（）の
状態に切替る時点まであるいは＋ＶB1になるまで
増加する。そこでトランジスタ４のコレクタ電圧
V1は前述の如く（ＶB2−I0R1）のレベルにある
が、トランジスタ１０のベースエミツタ間の順方
向電圧降下をＶBE3とすれば、トランジスタ１０
によつてV2−ＶBE3＞ＶB2−I0R1の関係が成立す
る範囲においてトランジスタ１０はオン状態とな
り、トランジスタ４のコレクタ電圧V1は（V2−
ＶBE3）となり、トランジスタ５のコレクタ電圧
V2に従つて増加する。
尚、第３図ｂにおいて一点鎖線V0はV0＝（V2−
ＶEB3）の値の変化を示している。
ＶEB3）の値の変化を示している。
つぎに入力信号の状態が変つて、（）の状態
から（）の状態に切替ると、トランジスタ４は
オフ、トランジスタ５はオン状態となつて、トラ
ンジスタ５のコレクタ電圧V2は定電流源６とコ
ンデンサ９の特性に応じて次に入力信号の状態が
（）の状態に切替る時点まで、またはV2＝ＶB1
−I0R2となる時点まで減少する。一方、トランジ
スタ４のコレクタ電圧V1は＋ＶB2となろうとする
がトランジスタ１０がオンしている間はV2によ
り電位が決まり、トランジスタ１０がオフとなる
と＋ＶB2となる。そして次の（）の状態に切替
る時点まで電圧＋ＶB2にとどまつている。
から（）の状態に切替ると、トランジスタ４は
オフ、トランジスタ５はオン状態となつて、トラ
ンジスタ５のコレクタ電圧V2は定電流源６とコ
ンデンサ９の特性に応じて次に入力信号の状態が
（）の状態に切替る時点まで、またはV2＝ＶB1
−I0R2となる時点まで減少する。一方、トランジ
スタ４のコレクタ電圧V1は＋ＶB2となろうとする
がトランジスタ１０がオンしている間はV2によ
り電位が決まり、トランジスタ１０がオフとなる
と＋ＶB2となる。そして次の（）の状態に切替
る時点まで電圧＋ＶB2にとどまつている。
ついで入力信号の状態が（）の状態から
（）の状態に変つて１週期が終了する。
（）の状態に変つて１週期が終了する。
以上の動作は、トランジスタ１０によつて、ト
ランジスタ４のコレクタ電圧V1すなわち出力端
子OUTに出力される電圧は、第２図ｂの破線で
示した、トランジスタ４のコレクタとトランジス
タ１０のエミツタとが非接続のときのトランジス
タ４のコレクタ電圧と、第２図ｂのV0で示した
トランジスタ１０のエミツタ電圧（V2−ＶBE3）
の何れか高い方の電圧となる。
ランジスタ４のコレクタ電圧V1すなわち出力端
子OUTに出力される電圧は、第２図ｂの破線で
示した、トランジスタ４のコレクタとトランジス
タ１０のエミツタとが非接続のときのトランジス
タ４のコレクタ電圧と、第２図ｂのV0で示した
トランジスタ１０のエミツタ電圧（V2−ＶBE3）
の何れか高い方の電圧となる。
このことはトランジスタ１０により、トランジ
スタ４のコレクタとトランジスタ１０のエミツタ
とが非接続のときのトランジスタ４のコレクタ電
圧とトランジスタ１０のエミツタ電圧（V2−ＶB
Ｅ３）との論理和演算をしたのと同じであり、入力
信号に同期したトリガパルスを形成する。
スタ４のコレクタとトランジスタ１０のエミツタ
とが非接続のときのトランジスタ４のコレクタ電
圧とトランジスタ１０のエミツタ電圧（V2−ＶB
Ｅ３）との論理和演算をしたのと同じであり、入力
信号に同期したトリガパルスを形成する。
つぎに第１図の回路を集積化するために、コン
デンサ９の静電容量を小さく、負荷抵抗８の抵抗
値を大きく設定しても、トランジスタ１０により
インピーダンス変換されてトリガパルス形成回路
の出力インピーダンスは減少し、次段回路を駆動
する駆動能力は十分にあることになる。
デンサ９の静電容量を小さく、負荷抵抗８の抵抗
値を大きく設定しても、トランジスタ１０により
インピーダンス変換されてトリガパルス形成回路
の出力インピーダンスは減少し、次段回路を駆動
する駆動能力は十分にあることになる。
第３図は本発明のトリガパルス形成回路の一実
施例の回路図である。
施例の回路図である。
第３図に示す回路は第１図に示したトリガパル
ス形成回路において、電圧＋ＶBの１電源とする
とともに、さらにコレクタを直接電源に接続し、
トランジスタ５に並列接続したトランジスタ１３
を設けたものである。第３図において１′は出力
電圧＋ＶBの安定化電圧であり、２′は電圧＋ＶB
の平滑コンデンサである。
ス形成回路において、電圧＋ＶBの１電源とする
とともに、さらにコレクタを直接電源に接続し、
トランジスタ５に並列接続したトランジスタ１３
を設けたものである。第３図において１′は出力
電圧＋ＶBの安定化電圧であり、２′は電圧＋ＶB
の平滑コンデンサである。
第１図に示す回路において、トランジスタ４の
コレクタ出力が入力信号に対して時間遅れを生じ
ないように、トランジスタ４のコレクタ出力容量
その他の浮遊容量に対して十分小さな負荷抵抗７
および十分大きなコレクタ電流を必要とし、また
トランジスタ５のコレクタ出力端には入力信号に
対して小さな負荷容量で十分な時間遅れを生ぜし
める為に十分大きな負荷抵抗８と十分小さなコレ
クタ電流が必要である。このため負荷抵抗７およ
び８の抵抗値は異なつた値とする必要があるが、
しかしトランジスタ４および５のコレクタ出力を
使つて論理和として動作させるためには差動増幅
器の２つの出力端の直流電位すなわちトランジス
タ４および５のコレクタ電圧の中心置を揃えねば
ならない。しかるに差動増幅器の出力電流すなわ
ちトランジスタ４および５のコレクタ電流が等し
いためほぼ（R2−R1）I0／２の電圧差を有する２
電源を必要とした。
コレクタ出力が入力信号に対して時間遅れを生じ
ないように、トランジスタ４のコレクタ出力容量
その他の浮遊容量に対して十分小さな負荷抵抗７
および十分大きなコレクタ電流を必要とし、また
トランジスタ５のコレクタ出力端には入力信号に
対して小さな負荷容量で十分な時間遅れを生ぜし
める為に十分大きな負荷抵抗８と十分小さなコレ
クタ電流が必要である。このため負荷抵抗７およ
び８の抵抗値は異なつた値とする必要があるが、
しかしトランジスタ４および５のコレクタ出力を
使つて論理和として動作させるためには差動増幅
器の２つの出力端の直流電位すなわちトランジス
タ４および５のコレクタ電圧の中心置を揃えねば
ならない。しかるに差動増幅器の出力電流すなわ
ちトランジスタ４および５のコレクタ電流が等し
いためほぼ（R2−R1）I0／２の電圧差を有する２
電源を必要とした。
そこで本発明においてはトランジスタ５に並列
に、かつコレクタは積分回路をバイパスしてトラ
ンジスタ１３を接続して、第１図における回路の
場合のトランジスタ５に流れる電流をトランジス
タ１３に分流する。
に、かつコレクタは積分回路をバイパスしてトラ
ンジスタ１３を接続して、第１図における回路の
場合のトランジスタ５に流れる電流をトランジス
タ１３に分流する。
いまトランジスタ５とトランジスタ１３のコレ
クタ電流をそれぞれI5，I13とすれば Ｉ５／Ｉ５＋Ｉ１３＝Ｒ１／Ｒ２ に選択することにより、電圧＋ＶBの電源、１電
源で出力電圧が入力信号に遅れないなどの上記の
各条件を満足させるとともに差動増幅器を構成す
るトランジスタ４および５のコレクタ電圧の中心
値をほぼ等しくすることができる。
クタ電流をそれぞれI5，I13とすれば Ｉ５／Ｉ５＋Ｉ１３＝Ｒ１／Ｒ２ に選択することにより、電圧＋ＶBの電源、１電
源で出力電圧が入力信号に遅れないなどの上記の
各条件を満足させるとともに差動増幅器を構成す
るトランジスタ４および５のコレクタ電圧の中心
値をほぼ等しくすることができる。
尚、本発明のトリガパルス形成回路の出力をパ
ルス整形回路たとえば電流スイツチ回路により波
形整形すれば安定した振幅およびパルス幅のトリ
ガパルスを得ることができる。
ルス整形回路たとえば電流スイツチ回路により波
形整形すれば安定した振幅およびパルス幅のトリ
ガパルスを得ることができる。
以上説明した如く本発明によれば、回路素子の
ばらつきおよびドリフトに対しても安定した振幅
およびパルス幅のトリガパルスを形成することが
できる。
ばらつきおよびドリフトに対しても安定した振幅
およびパルス幅のトリガパルスを形成することが
できる。
また積分回路の静電容量の値を小さくしても出
力インピーダンスの増大することもなく、次段に
接続する回路を駆動する駆動能力を低下させるこ
とはない。
力インピーダンスの増大することもなく、次段に
接続する回路を駆動する駆動能力を低下させるこ
とはない。
また単一電源で動作させることができるため
に、電源回路とともに集積回路にした場合、素子
数が減少し、デカツプリングのためのピン数が増
加することもない。また外付回路部品も減少させ
ることができ、かつチツプサイズも小さくてすむ
効果がある。
に、電源回路とともに集積回路にした場合、素子
数が減少し、デカツプリングのためのピン数が増
加することもない。また外付回路部品も減少させ
ることができ、かつチツプサイズも小さくてすむ
効果がある。
また集積回路にした場合、回路を構成する差動
増幅器の負荷抵抗による電圧降下と２電源の電圧
との差をおさえるよりも差動増幅器の電流比をお
さえることの方が容易であり、安定した動作を行
わせることができる。
増幅器の負荷抵抗による電圧降下と２電源の電圧
との差をおさえるよりも差動増幅器の電流比をお
さえることの方が容易であり、安定した動作を行
わせることができる。
さらに、入力信号によつてスイツチングされた
高周波電流が電源ラインに流れないので高周波電
流の他部への影響が無くなる効果もある。
高周波電流が電源ラインに流れないので高周波電
流の他部への影響が無くなる効果もある。
第１図は本発明者が先に発明したトリガパルス
形成回路の一実施例の回路図。第２図ａおよびｂ
は第１図の回路の作用の説明に供する図。第３図
は本発明の一実施例のパルス形成回路の回路図。 １および１′；安定化電源、４，５，１０およ
び１３；トランジスタ、６；定電流源、７および
８；負荷抵抗、９；コンデンサ。
形成回路の一実施例の回路図。第２図ａおよびｂ
は第１図の回路の作用の説明に供する図。第３図
は本発明の一実施例のパルス形成回路の回路図。 １および１′；安定化電源、４，５，１０およ
び１３；トランジスタ、６；定電流源、７および
８；負荷抵抗、９；コンデンサ。
Claims (1)
- １ 第１のおよび第２のトランジスタからなり入
力パルス信号が供給されるエミツタ結合型差動増
幅器と、前記第１のトランジスタの出力端と電源
との間に接続した負荷抵抗と、前記第２のトラン
ジスタの出力端と前記電源との間に接続した積分
回路と、前記積分回路の両端にベースおよびコレ
クタを接続し前記第１のトランジスタの出力端に
エミツタを接続した第３のトランジスタと、その
ベースを前記第２のトランジスタのベースに接続
しそのエミツタを前記第１のおよび第２のトラン
ジスタのエミツタに接続しそのコレクタを前記電
源に接続した第４のトランジスタとを備え、前記
第１のトランジスタの前記出力端よりトリガパル
ス出力を得ることを特徴とするトリガパルス形成
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2865978A JPS54121653A (en) | 1978-03-15 | 1978-03-15 | Trigger pulse formation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2865978A JPS54121653A (en) | 1978-03-15 | 1978-03-15 | Trigger pulse formation circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54121653A JPS54121653A (en) | 1979-09-20 |
| JPS626367B2 true JPS626367B2 (ja) | 1987-02-10 |
Family
ID=12254621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2865978A Granted JPS54121653A (en) | 1978-03-15 | 1978-03-15 | Trigger pulse formation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54121653A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5636224A (en) * | 1979-09-03 | 1981-04-09 | Pioneer Electronic Corp | Differential pulse generating circuit |
| JPS58161333U (ja) * | 1982-04-21 | 1983-10-27 | 日本電気株式会社 | 単一パルス発生回路 |
-
1978
- 1978-03-15 JP JP2865978A patent/JPS54121653A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54121653A (en) | 1979-09-20 |
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