JPH0683012B2 - 積分回路 - Google Patents
積分回路Info
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- JPH0683012B2 JPH0683012B2 JP61069181A JP6918186A JPH0683012B2 JP H0683012 B2 JPH0683012 B2 JP H0683012B2 JP 61069181 A JP61069181 A JP 61069181A JP 6918186 A JP6918186 A JP 6918186A JP H0683012 B2 JPH0683012 B2 JP H0683012B2
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- transistors
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、IC回路内部のコンデンサを用いて構成され
た積分回路に関する。
た積分回路に関する。
この発明は、差動アンプの二つの出力端子間にコンデン
サを接続し、差動アンプの二つの出力端子を加算器の入
力端子にバッファ回路を介して夫々接続し、加算器から
出力端子を導出するものであり、ダイナミックレンジが
拡大され、また、コンデンサの充放電電流を小さくする
ことにより、時定数が長くされた積分回路である。
サを接続し、差動アンプの二つの出力端子を加算器の入
力端子にバッファ回路を介して夫々接続し、加算器から
出力端子を導出するものであり、ダイナミックレンジが
拡大され、また、コンデンサの充放電電流を小さくする
ことにより、時定数が長くされた積分回路である。
時定数の長い積分回路を実現するためには、積分用のコ
ンデンサの容量を大きくするか、又は充放電電流を小さ
くすることが必要である。従来のIC化された積分回路で
は、ICの外部に抵抗及び大容量のコンデンサからなる時
定数回路を接続することにより、時定数を長くしてい
た。しかしながら、外付け用の端子（ピン）を設けるこ
とは、ICの製造コストの上昇を招く問題がある。IC内部
に作られたコンデンサを用いて、時定数を長くできる積
分回路は、一例として、第６図に示すものが用いられて
いる。
ンデンサの容量を大きくするか、又は充放電電流を小さ
くすることが必要である。従来のIC化された積分回路で
は、ICの外部に抵抗及び大容量のコンデンサからなる時
定数回路を接続することにより、時定数を長くしてい
た。しかしながら、外付け用の端子（ピン）を設けるこ
とは、ICの製造コストの上昇を招く問題がある。IC内部
に作られたコンデンサを用いて、時定数を長くできる積
分回路は、一例として、第６図に示すものが用いられて
いる。
第６図において、21が差動アンプを示し、差動アンプ21
の一方の入力端子に入力端子22から入力信号が供給さ
れ、その他方の入力端子に基準電圧源23が接続されてい
る。差動アンプ21の定電流源24がスイッチング回路25に
よりスイッチッグされる。差動アンプ21の出力端子にIC
内部のコンデンサ26が接続されると共に、差動アンプ21
の出力端子がバッファ回路27を介して出力端子28として
導出される。
の一方の入力端子に入力端子22から入力信号が供給さ
れ、その他方の入力端子に基準電圧源23が接続されてい
る。差動アンプ21の定電流源24がスイッチング回路25に
よりスイッチッグされる。差動アンプ21の出力端子にIC
内部のコンデンサ26が接続されると共に、差動アンプ21
の出力端子がバッファ回路27を介して出力端子28として
導出される。
上述の積分回路の具体的接続を第７図に示す。トランジ
スタ31のベースに入力端子22が接続され、トランジスタ
32のベースに基準電圧源23が接続される。トランジスタ
31及び32の夫々のコレクタと電源端子33間にカレントミ
ラー回路のためのダイオード接続のトランジスタ34,35
及びトランジスタ36,37が接続されている。トランジス
タ31及び32のエミッタ共通接続点に、定電流源38,ダイ
オード接続のトランジスタ39及びトランジスタ40からな
る定電流源が接続される。このトランジスタ40のベース
及び接地間にスイッチングトランジスタ41が挿入され
る。スイッチングトランジスタ41のベースに端子42から
スイッチングパルスが供給される。スイッチングパルス
が高レベルの時にスイッチングトランジスタ41がオンし
て、差動アンプに対する定電流の供給が遮断される。更
に、トランジスタ31のコレクタ及び接地間にコンデンサ
26が挿入され、バッファ回路27を介して出力端子28が導
出される。
スタ31のベースに入力端子22が接続され、トランジスタ
32のベースに基準電圧源23が接続される。トランジスタ
31及び32の夫々のコレクタと電源端子33間にカレントミ
ラー回路のためのダイオード接続のトランジスタ34,35
及びトランジスタ36,37が接続されている。トランジス
タ31及び32のエミッタ共通接続点に、定電流源38,ダイ
オード接続のトランジスタ39及びトランジスタ40からな
る定電流源が接続される。このトランジスタ40のベース
及び接地間にスイッチングトランジスタ41が挿入され
る。スイッチングトランジスタ41のベースに端子42から
スイッチングパルスが供給される。スイッチングパルス
が高レベルの時にスイッチングトランジスタ41がオンし
て、差動アンプに対する定電流の供給が遮断される。更
に、トランジスタ31のコレクタ及び接地間にコンデンサ
26が挿入され、バッファ回路27を介して出力端子28が導
出される。
入力電圧と基準電圧との差に応じた充放電電流がコンデ
ンサ26に供給される。かかる積分回路の時定数を長くす
るためには、コンデンサ26の容量を大きくすること並び
にコンデンサ26の充放電電流を小さくすることが必要で
あった。
ンサ26に供給される。かかる積分回路の時定数を長くす
るためには、コンデンサ26の容量を大きくすること並び
にコンデンサ26の充放電電流を小さくすることが必要で
あった。
IC内部に形成されるコンデンサ26の容量は、コスト及び
プロセス上の点から80〔pF〕程度が大きさの限界であっ
た。また、スイッチングされる定電流は、第７図に示す
構成では、スイッチングされるトランジスタ40のコレク
タ電流がトランジスタ31のコレクタ・エミッタ間を介し
て、コンデンサ26に伝わるので、スイッチングされる定
電流の値を小さくできず、例えば80〔nA〕程度が微少に
できる限界であった。従って、時定数がこれらの値によ
り制約を受けて充分に長くできなかった。更に、出力の
ダイナミックレンジは、差動アンプの出力のダイナミッ
クレンジと等しいものであった。従って、後段にVCO
（電圧制御型発振器）を接続する場合に、VCOの（制御
電圧−発振周波数）の特性のバラツキを吸収することが
充分にできない欠点があった。
プロセス上の点から80〔pF〕程度が大きさの限界であっ
た。また、スイッチングされる定電流は、第７図に示す
構成では、スイッチングされるトランジスタ40のコレク
タ電流がトランジスタ31のコレクタ・エミッタ間を介し
て、コンデンサ26に伝わるので、スイッチングされる定
電流の値を小さくできず、例えば80〔nA〕程度が微少に
できる限界であった。従って、時定数がこれらの値によ
り制約を受けて充分に長くできなかった。更に、出力の
ダイナミックレンジは、差動アンプの出力のダイナミッ
クレンジと等しいものであった。従って、後段にVCO
（電圧制御型発振器）を接続する場合に、VCOの（制御
電圧−発振周波数）の特性のバラツキを吸収することが
充分にできない欠点があった。
従って、この発明の目的は、コンデンサの充放電電流を
より小さくすることにより、時定数が長くされ、また、
出力のダイナミックレンジを拡大することができる積分
回路を提供することにある。
より小さくすることにより、時定数が長くされ、また、
出力のダイナミックレンジを拡大することができる積分
回路を提供することにある。
〔問題点を解決するための手段〕 この発明は、一方の出力端子と他方の出力端子との間に
コンデンサが接続された差動アンプと、差動アンプの一
方の出力端子と一方の入力端子とが第１のバッファ回路
を介して接続されると共に、差動アンプの他方の出力端
子と他方の入力端子とが第２のバッファ回路を介して接
続され、出力信号が取り出される加算器とを備えた積分
回路である。
コンデンサが接続された差動アンプと、差動アンプの一
方の出力端子と一方の入力端子とが第１のバッファ回路
を介して接続されると共に、差動アンプの他方の出力端
子と他方の入力端子とが第２のバッファ回路を介して接
続され、出力信号が取り出される加算器とを備えた積分
回路である。
差動アンプの逆相の出力端子間にコンデンサが接続され
ているので、出力のダイナミックレンジが従来の積分回
路に比して２倍となる。従って、後段にVCOを接続する
場合には、VCOの特性のバラツキに対処することが可能
となる。
ているので、出力のダイナミックレンジが従来の積分回
路に比して２倍となる。従って、後段にVCOを接続する
場合には、VCOの特性のバラツキに対処することが可能
となる。
以下、この発明の一実施例について図面を参照して説明
する。この一実施例は、コンデンサを含む全ての素子が
ICに内蔵されたものである。この一実施例の説明は、下
記の項目の順序でなされる。
する。この一実施例は、コンデンサを含む全ての素子が
ICに内蔵されたものである。この一実施例の説明は、下
記の項目の順序でなされる。
a.基本構成 b.AFC回路のフィルタへの適用例 c.具体的接続 a.基本構成 第１図において、１で示す差動アンプの一方の入力端子
が入力端子２として導出され、差動アンプ１の他方の入
力端子に基準電圧源３が接続される。差動アンプ１に供
給される定電流は、定電流源４で発生した定電流をスイ
ッチング回路５によりスイッチングしたものである。
が入力端子２として導出され、差動アンプ１の他方の入
力端子に基準電圧源３が接続される。差動アンプ１に供
給される定電流は、定電流源４で発生した定電流をスイ
ッチング回路５によりスイッチングしたものである。
差動アンプ１の一方の出力端子とその他方の出力端子の
間にコンデンサ６が挿入される。差動アンプ１の一方の
出力端子がバッファ回路７を介して加算器９の一方の入
力端子に接続され、差動アンプ１の他方の出力端子がバ
ッファ回路８を介して加算器９の他方の入力端子に接続
される。加算器９の出力端子が出力端子10として導出さ
れる。加算器９は、電流出力を発生する。
間にコンデンサ６が挿入される。差動アンプ１の一方の
出力端子がバッファ回路７を介して加算器９の一方の入
力端子に接続され、差動アンプ１の他方の出力端子がバ
ッファ回路８を介して加算器９の他方の入力端子に接続
される。加算器９の出力端子が出力端子10として導出さ
れる。加算器９は、電流出力を発生する。
この一実施例において、コンデンサ６の両端には、差動
アンプ１の逆相の出力信号が供給されるので、コンデン
サ６の中点は、交流的に接地点となる。従って、第１図
に示す回路接続は、第２図に示す等価回路で表すことが
できる。コンデンサ６の値をＣとすると、第２図におけ
る分割されたコンデンサ6A及び6Bの値は、2Cとなる。差
動アンプ１の一方の出力端子に＋1Vの出力電圧が発生す
る時には、その他方の出力端子に−1Vの出力電圧が発生
する。逆に、一方の出力端子に＋1Vの出力電圧が発生す
る時には、他方の出力端子に−1Vの出力電圧が発生す
る。従って、出力のダイナミックレンジが±2Vとなり、
従来の積分回路の２倍に拡大することができる。
アンプ１の逆相の出力信号が供給されるので、コンデン
サ６の中点は、交流的に接地点となる。従って、第１図
に示す回路接続は、第２図に示す等価回路で表すことが
できる。コンデンサ６の値をＣとすると、第２図におけ
る分割されたコンデンサ6A及び6Bの値は、2Cとなる。差
動アンプ１の一方の出力端子に＋1Vの出力電圧が発生す
る時には、その他方の出力端子に−1Vの出力電圧が発生
する。逆に、一方の出力端子に＋1Vの出力電圧が発生す
る時には、他方の出力端子に−1Vの出力電圧が発生す
る。従って、出力のダイナミックレンジが±2Vとなり、
従来の積分回路の２倍に拡大することができる。
b.AFC回路のフィルタへの適用例 第３図は、この発明をAFC回路のフィルタに適用した一
例の構成を示す。AFC回路は、回転ヘッド型VTRにおける
記録回路中に設けられ、搬送色信号を低域変換色信号に
変換するための変換用キャリア信号を発生するために用
いられる。AFC回路には、中心周波数がが378fH（fH:水
平走査周波数）のVCOが設けられ、このVCOの出力信号を
（1/8）に分周することにより、743〔kHz〕の変換用キ
ャリア信号が形成される。また、VCOの出力信号を分周
した信号と水平同期信号とがAFC検出回路により位相比
較され、位相比較出力がローパスフィルタを介してVCO
に制御電圧として供給される。この場合、VCOの出力信
号と水平同期信号の位相が大きくずれる場合には、第３
図において、20で示すAFCID回路により、VCOの制御電圧
が強制的に高く又は低くされる。
例の構成を示す。AFC回路は、回転ヘッド型VTRにおける
記録回路中に設けられ、搬送色信号を低域変換色信号に
変換するための変換用キャリア信号を発生するために用
いられる。AFC回路には、中心周波数がが378fH（fH:水
平走査周波数）のVCOが設けられ、このVCOの出力信号を
（1/8）に分周することにより、743〔kHz〕の変換用キ
ャリア信号が形成される。また、VCOの出力信号を分周
した信号と水平同期信号とがAFC検出回路により位相比
較され、位相比較出力がローパスフィルタを介してVCO
に制御電圧として供給される。この場合、VCOの出力信
号と水平同期信号の位相が大きくずれる場合には、第３
図において、20で示すAFCID回路により、VCOの制御電圧
が強制的に高く又は低くされる。
第３図において、18で示す入力端子にAFC検出回路から
のAFCエラー信号が供給され、このAFCエラー信号がロー
パスフィルタ19を介して加算回路９に供給される。ロー
パスフィルタ19の出力信号が加算回路12に供給さる。加
算回路12の出力信号が差動アンプ11の一方の入力端子に
供給される。差動アンプ11,定電流源14,スイッチング回
路15,コンデンサ16及びバッファ回路17は、従来と同様
の積分回路を構成している。バッファ回路17の出力端子
と加算回路12との間にアッテネータ13を含む負帰還路が
設けられている。
のAFCエラー信号が供給され、このAFCエラー信号がロー
パスフィルタ19を介して加算回路９に供給される。ロー
パスフィルタ19の出力信号が加算回路12に供給さる。加
算回路12の出力信号が差動アンプ11の一方の入力端子に
供給される。差動アンプ11,定電流源14,スイッチング回
路15,コンデンサ16及びバッファ回路17は、従来と同様
の積分回路を構成している。バッファ回路17の出力端子
と加算回路12との間にアッテネータ13を含む負帰還路が
設けられている。
バッファ回路17の出力信号が加算回路９に供給されると
共に、差動アンプ１の一方の入力端子に供給される。差
動アンプ１により、第１図に示すのと同様の積分回路が
構成される。この積分回路の出力信号が加算回路９に供
給される。AFCID回路20において形成されたIDエラー信
号がAFCエラー信号に対して加算される。このIDエラー
信号は、コンデンサ６の両端に電流加算により加算され
ると共に、引き込みを早めるために、前段の積分回路の
差動アンプ11の他方の入力端子に電圧加算により加算さ
れる。
共に、差動アンプ１の一方の入力端子に供給される。差
動アンプ１により、第１図に示すのと同様の積分回路が
構成される。この積分回路の出力信号が加算回路９に供
給される。AFCID回路20において形成されたIDエラー信
号がAFCエラー信号に対して加算される。このIDエラー
信号は、コンデンサ６の両端に電流加算により加算され
ると共に、引き込みを早めるために、前段の積分回路の
差動アンプ11の他方の入力端子に電圧加算により加算さ
れる。
上述の第３図に示すフィルタは、初段のローパスフィル
タ19の第４図においてａで示すローパス特性と差動アン
プ11からなる積分回路のｂで示すローパス特性と差動ア
ンプ１からなる積分回路のｃで示すローパス特性とを合
成した周波数特性を有する。ローパス特性ｂの減衰傾度
が−６〔dB/oct〕とされ、ローパス特性ｃの減衰傾度が
−12〔dB/oct〕とされる。ローパス特性ａ及びｂによ
り、ラグリードフィルタと同様の特性が実現される。ま
た、差動アンプ１からなる積分回路は、時定数が長く、
減衰傾度が大きい特性を有しており、直流帰還ループが
この積分回路により形成される。VTRの再生回路に設け
られるAPC回路は、上述のAFC回路と同様に構成される。
タ19の第４図においてａで示すローパス特性と差動アン
プ11からなる積分回路のｂで示すローパス特性と差動ア
ンプ１からなる積分回路のｃで示すローパス特性とを合
成した周波数特性を有する。ローパス特性ｂの減衰傾度
が−６〔dB/oct〕とされ、ローパス特性ｃの減衰傾度が
−12〔dB/oct〕とされる。ローパス特性ａ及びｂによ
り、ラグリードフィルタと同様の特性が実現される。ま
た、差動アンプ１からなる積分回路は、時定数が長く、
減衰傾度が大きい特性を有しており、直流帰還ループが
この積分回路により形成される。VTRの再生回路に設け
られるAPC回路は、上述のAFC回路と同様に構成される。
c.具体的接続 上述の第１図に示すこの発明の一実施例の具体的接続を
第５図に示す。AFCエラー信号等の入力信号が供給され
る入力端子２は、一対のダーリトン接続を用いた差動ア
ンプ55に供給され、差動の信号電流に変換される。
第５図に示す。AFCエラー信号等の入力信号が供給され
る入力端子２は、一対のダーリトン接続を用いた差動ア
ンプ55に供給され、差動の信号電流に変換される。
電源ライン51及び接地ライン53間に定電流源58とダイオ
ード接続のトランジスタ56及び57の直列接続が挿入さ
れ、トランジスタ56及び57の接続点に差動の信号電流の
一方の信号電流が供給される。定電流源58及びトランジ
スタ56の接続点がトランジスタ59のベースに接続され
る。トランジスタ59のコレクタが電源ライン51に接続さ
れ、トランジスタ59のエミッタが定電流源60を介して接
地されると共に、抵抗61を介してトランジスタ64のベー
スに接続される。このトランジスタ64のベースがトラン
ジスタ62のコレクタ・エミッタ間を介して接地される。
トランジスタ62のベースには、端子63からスイッチング
パルスが供給される。スイッチングパルスがハイレベル
の時にトランジスタ62がオンしてトランジスタ64がオフ
する。
ード接続のトランジスタ56及び57の直列接続が挿入さ
れ、トランジスタ56及び57の接続点に差動の信号電流の
一方の信号電流が供給される。定電流源58及びトランジ
スタ56の接続点がトランジスタ59のベースに接続され
る。トランジスタ59のコレクタが電源ライン51に接続さ
れ、トランジスタ59のエミッタが定電流源60を介して接
地されると共に、抵抗61を介してトランジスタ64のベー
スに接続される。このトランジスタ64のベースがトラン
ジスタ62のコレクタ・エミッタ間を介して接地される。
トランジスタ62のベースには、端子63からスイッチング
パルスが供給される。スイッチングパルスがハイレベル
の時にトランジスタ62がオンしてトランジスタ64がオフ
する。
差動アンプ55の他方の出力端子に取り出された他方の信
号電流は、上述の一方の信号電流に関する構成と同様の
回路構成を介してトランジスタ74のベースに供給され
る。つまり、トランジスタ56,57,59,62と対応するトラ
ンジスタ66,67,69,72が設けられ、定電流源58及び60と
対応する定電流源68及び70が設けられ、抵抗61と対応す
る抵抗71が設けられている。
号電流は、上述の一方の信号電流に関する構成と同様の
回路構成を介してトランジスタ74のベースに供給され
る。つまり、トランジスタ56,57,59,62と対応するトラ
ンジスタ66,67,69,72が設けられ、定電流源58及び60と
対応する定電流源68及び70が設けられ、抵抗61と対応す
る抵抗71が設けられている。
トランジスタ64及び74の夫々のエミッタが接地され、夫
々のコレクタ間にコンデンサ６が挿入される。また、ト
ランジスタ64及び74の夫々のコレクタがトランジスタ75
及び76の夫々のコレクタに接続される。トランジスタ75
及び76の夫々のベースに所定の直流電圧源77が接続され
る。トランジスタ75及び76の夫々のエミッタがトランジ
スタ78及び79のコレクタ・エミッタ間を介して電源ライ
ン52に接続される。
々のコレクタ間にコンデンサ６が挿入される。また、ト
ランジスタ64及び74の夫々のコレクタがトランジスタ75
及び76の夫々のコレクタに接続される。トランジスタ75
及び76の夫々のベースに所定の直流電圧源77が接続され
る。トランジスタ75及び76の夫々のエミッタがトランジ
スタ78及び79のコレクタ・エミッタ間を介して電源ライ
ン52に接続される。
コンデンサ６の両端に取り出された差動の出力電圧の一
方の出力電圧がダーリントン接続81及び定電流源82から
なるエミッタホロワ接続に供給され、このエミッタホロ
ワ接続の出力信号がトランジスタ83,レベルシフトダイ
オードとしてのトランジスタ84及び定電流源85からなる
エミッタホロワ接続を介してトランジスタ86のベースに
供給される。トランジスタ86のエミッタが抵抗87を介し
て接地されると共に、そのコレクタが電源ライン51に接
続される。
方の出力電圧がダーリントン接続81及び定電流源82から
なるエミッタホロワ接続に供給され、このエミッタホロ
ワ接続の出力信号がトランジスタ83,レベルシフトダイ
オードとしてのトランジスタ84及び定電流源85からなる
エミッタホロワ接続を介してトランジスタ86のベースに
供給される。トランジスタ86のエミッタが抵抗87を介し
て接地されると共に、そのコレクタが電源ライン51に接
続される。
コンデンサ６の両端に取り出された差動の出力電圧の他
方の出力電圧に関して、上述の一方の出力電圧と同様の
接続が設けられている。つまり、ダーリントン接続91及
び定電流源92によりエミッタホロワ接続が構成され、ト
ランジスタ93,ダイオード接続のトランジスタ94及び定
電流源95により他のエミッタホロワ接続が構成され、他
のエミッタホロワ接続を介された力電圧がトランジスタ
96のベースに接続される。トランジスタ96のエミッタが
抵抗97を介して接地されると共に、そのコレクタが電源
ライン51に接続される。
方の出力電圧に関して、上述の一方の出力電圧と同様の
接続が設けられている。つまり、ダーリントン接続91及
び定電流源92によりエミッタホロワ接続が構成され、ト
ランジスタ93,ダイオード接続のトランジスタ94及び定
電流源95により他のエミッタホロワ接続が構成され、他
のエミッタホロワ接続を介された力電圧がトランジスタ
96のベースに接続される。トランジスタ96のエミッタが
抵抗97を介して接地されると共に、そのコレクタが電源
ライン51に接続される。
トランジスタ86及びトランジスタ96は、エミッタホロワ
トランジスタであり、これらのトランジスタ86及び96の
夫々のエミッタから差動の出力電圧が取り出される。ま
た、中点制御のために、トランジスタ86及び96の互いの
エミッタが等しい値の抵抗88及び98を介して接続され、
抵抗88及び98の接続点から中点電位が取り出される。こ
の抵抗88及び98は、抵抗加算回路を構成する。
トランジスタであり、これらのトランジスタ86及び96の
夫々のエミッタから差動の出力電圧が取り出される。ま
た、中点制御のために、トランジスタ86及び96の互いの
エミッタが等しい値の抵抗88及び98を介して接続され、
抵抗88及び98の接続点から中点電位が取り出される。こ
の抵抗88及び98は、抵抗加算回路を構成する。
この中点電位が差動アンプ100の一方のトランジスタ101
のベースに供給される。差動アンプ100の他方のトラン
ジスタ102のベースには、中点電位の制御されるべき電
位と対応する基準電圧源103が接続されている。104は、
差動アンプ100の定電流源である。トランジスタ101のコ
レクタが電源ライン52に接続され、トランジスタ102の
コレクタがトランジスタ105のコレクタに接続される。
トランジスタ105のエミッタは、電源ライン52に接続さ
れる。このトランジスタ105のベースは、前述のトラン
ジスタ78及び79のベースと共通に接続され、カレントミ
ラー回路が構成される。トランジスタ106は、hfe（エミ
ッタ接地電流増幅率）キャンセルのために接続されてい
る。
のベースに供給される。差動アンプ100の他方のトラン
ジスタ102のベースには、中点電位の制御されるべき電
位と対応する基準電圧源103が接続されている。104は、
差動アンプ100の定電流源である。トランジスタ101のコ
レクタが電源ライン52に接続され、トランジスタ102の
コレクタがトランジスタ105のコレクタに接続される。
トランジスタ105のエミッタは、電源ライン52に接続さ
れる。このトランジスタ105のベースは、前述のトラン
ジスタ78及び79のベースと共通に接続され、カレントミ
ラー回路が構成される。トランジスタ106は、hfe（エミ
ッタ接地電流増幅率）キャンセルのために接続されてい
る。
また、トランジスタ86及び96の夫々のエミッタから取り
出された出力電圧がギルバート型の加算回路を構成する
トランジスタ111及び112のベースに供給される。トラン
ジスタ111及び112は、差動アンプを構成し、夫々のコレ
クタがトランジスタ113及び114のエミッタに接続され
る。トランジスタ113及び114のベースには、共通の直流
電圧源115が接続され、トランジスタ113及び114の夫々
のコレクタが電源ライン52に接続される。
出された出力電圧がギルバート型の加算回路を構成する
トランジスタ111及び112のベースに供給される。トラン
ジスタ111及び112は、差動アンプを構成し、夫々のコレ
クタがトランジスタ113及び114のエミッタに接続され
る。トランジスタ113及び114のベースには、共通の直流
電圧源115が接続され、トランジスタ113及び114の夫々
のコレクタが電源ライン52に接続される。
トランジスタ111及び112のコレクタがトランジスタ116
及び117のベースに接続され、トランジスタ116及びトラ
ンジスタ117のエミッタ共通接続点に定電流源が接続さ
れる。トランジスタ116のコレクタが電源ライン52に接
続され、トランジスタ117のコレクタがダイオード接続
のトランジスタ118を介して電源ライン52に接続され
る。トランジスタ117のコレクタに取り出される加算出
力電流がトランジスタ118及びトランジスタ119を介して
出力端子10に取り出される。
及び117のベースに接続され、トランジスタ116及びトラ
ンジスタ117のエミッタ共通接続点に定電流源が接続さ
れる。トランジスタ116のコレクタが電源ライン52に接
続され、トランジスタ117のコレクタがダイオード接続
のトランジスタ118を介して電源ライン52に接続され
る。トランジスタ117のコレクタに取り出される加算出
力電流がトランジスタ118及びトランジスタ119を介して
出力端子10に取り出される。
上述のこの発明の一実施例において、差動アンプ55によ
り取り出される差動の信号電流は、入力端子２に加わる
入力電圧と基準電圧との差に対応したものとなる。この
差動の信号電流は、（1/x）倍の微少な電流に夫々変換
されて、トランジスタ64及び74のコレクタ電流となる。
り取り出される差動の信号電流は、入力端子２に加わる
入力電圧と基準電圧との差に対応したものとなる。この
差動の信号電流は、（1/x）倍の微少な電流に夫々変換
されて、トランジスタ64及び74のコレクタ電流となる。
トランジスタ56のベース・エミッタ間電圧をVBE1とし、
トランジスタ57のベース・エミッタ間電圧をVBE2とし、
定電流源58の定電流をI1とし、定電流源60の定電流をxI
1とし、トランジスタ59のベース・エミッタ間電圧をV
BE3とし、トランジスタ64のベース・エミッタ間電圧をV
BE4とし、トランジスタ64のオン時に流れる定電流をI0
とすると、トランジスタ59のベース電位Va及びトランジ
スタ59のエミッタ電位Vbは、次式の関係を有する。
トランジスタ57のベース・エミッタ間電圧をVBE2とし、
定電流源58の定電流をI1とし、定電流源60の定電流をxI
1とし、トランジスタ59のベース・エミッタ間電圧をV
BE3とし、トランジスタ64のベース・エミッタ間電圧をV
BE4とし、トランジスタ64のオン時に流れる定電流をI0
とすると、トランジスタ59のベース電位Va及びトランジ
スタ59のエミッタ電位Vbは、次式の関係を有する。
（k:ボルツマン定数,T:絶対温度,q:電子の電荷,IS:飽和
電流） 上式から、（I0＝I1/x）となる。従って、（ｘ＞１）と
することにより、I1の（1/x）に小さくされた電流I0を
トランジスタ64に流すことができる。電流I0をオフさせ
る場合には、トランジスタ62がオンされる。
電流） 上式から、（I0＝I1/x）となる。従って、（ｘ＞１）と
することにより、I1の（1/x）に小さくされた電流I0を
トランジスタ64に流すことができる。電流I0をオフさせ
る場合には、トランジスタ62がオンされる。
差動の信号電流の他の信号電流も、同様に（1/x）に小
さくされて、トランジスタ74を流れる。また、トランジ
スタ64及び74の夫々のコレクタに直接コンデンサ６が接
続されているので、スイッチング速度が速くなり、トラ
ンジスタ64及び74のコレクタ電流は、微少な電流、例え
ば40〔nA〕とすることができる。従って、時定数を従来
に比して長くすることが可能となる。
さくされて、トランジスタ74を流れる。また、トランジ
スタ64及び74の夫々のコレクタに直接コンデンサ６が接
続されているので、スイッチング速度が速くなり、トラ
ンジスタ64及び74のコレクタ電流は、微少な電流、例え
ば40〔nA〕とすることができる。従って、時定数を従来
に比して長くすることが可能となる。
また、コンデンサ６の中点電位が常にダイナミックレン
ジの中央の電位に位置するような制御がなされ、出力の
ダイナミックレンジを有効に利用することができる。第
５図に示すように、コンデンサ６の両端の夫々の電流電
位をVA,VBとし、トランジスタ86及び96の夫々のエミッ
タ電位（直流電位）をVC,VDとし、基準電圧源103による
基準電圧をVrとして、中点制御について以下に説明す
る。
ジの中央の電位に位置するような制御がなされ、出力の
ダイナミックレンジを有効に利用することができる。第
５図に示すように、コンデンサ６の両端の夫々の電流電
位をVA,VBとし、トランジスタ86及び96の夫々のエミッ
タ電位（直流電位）をVC,VDとし、基準電圧源103による
基準電圧をVrとして、中点制御について以下に説明す
る。
電位VA及びVBは、直流的に等しく、また、電位VA及びVB
は、エミッタホロワ接続の複数のトランジスタのベース
・エミッタ間を介してトランジスタ86及び96のエミッタ
に伝達されるが、ベース・エミッタ間電圧がキャンセル
されることにより、（VA＝VB＝VC＝VD）となる。抵抗88
及び抵抗98の値が等しくされ、両者の接続点の電位をVE
とする。コンデンサ６の中点電位の制御されるべき電位
をVtとし、（Vt＝Vr）とする。
は、エミッタホロワ接続の複数のトランジスタのベース
・エミッタ間を介してトランジスタ86及び96のエミッタ
に伝達されるが、ベース・エミッタ間電圧がキャンセル
されることにより、（VA＝VB＝VC＝VD）となる。抵抗88
及び抵抗98の値が等しくされ、両者の接続点の電位をVE
とする。コンデンサ６の中点電位の制御されるべき電位
をVtとし、（Vt＝Vr）とする。
通常動作時では、信号電流により、電圧変化Ｖαが生じ
ると、（VA＝Vt＋Ｖα,VB＝Vt−Ｖα）となる。従っ
て、 VE＝1/2（VA＋VB）＝1/2（VC＋VD）＝Vt （Vt＝Vr）であるので、差動アンプ100のトランジスタ1
01及び102がバランスする。定電流源104の定電流を2I2
とすると、トランジスタ105,78,79によって、トランジ
スタ75及び76の夫々には、定電流I0が流れ、トランジス
タ64及び74の電流と夫々バランスするように制御され
る。
ると、（VA＝Vt＋Ｖα,VB＝Vt−Ｖα）となる。従っ
て、 VE＝1/2（VA＋VB）＝1/2（VC＋VD）＝Vt （Vt＝Vr）であるので、差動アンプ100のトランジスタ1
01及び102がバランスする。定電流源104の定電流を2I2
とすると、トランジスタ105,78,79によって、トランジ
スタ75及び76の夫々には、定電流I0が流れ、トランジス
タ64及び74の電流と夫々バランスするように制御され
る。
また、VA及びVBが共にＶβだけ電位が上昇した場合に
は、即ち、 VA＝Vt＋Ｖα＋Ｖβ VB＝Vt−Ｖα＋Ｖβ の場合には、 VE＝Vt＋Ｖβ となる。トランジスタ101のベース電位がＶβ上昇する
ことにより、トランジスタ75及び76を流れる電流が共
に、I2より減少する。そのため、電位VA及びVBが下げら
れ、電位の上昇Ｖβが抑えられる負帰還がかかる。
は、即ち、 VA＝Vt＋Ｖα＋Ｖβ VB＝Vt−Ｖα＋Ｖβ の場合には、 VE＝Vt＋Ｖβ となる。トランジスタ101のベース電位がＶβ上昇する
ことにより、トランジスタ75及び76を流れる電流が共
に、I2より減少する。そのため、電位VA及びVBが下げら
れ、電位の上昇Ｖβが抑えられる負帰還がかかる。
更に、VA及びVBが共に、Ｖβだけ電位が下がった場合
も、上述と逆に、トランジスタ75及び76を流れる電流が
共にI2より増加することにより、電位の低下Ｖβが抑え
られる負帰還がかかる。
も、上述と逆に、トランジスタ75及び76を流れる電流が
共にI2より増加することにより、電位の低下Ｖβが抑え
られる負帰還がかかる。
上述のようにして、コンデンサ６の中点電位Vtは、常に
（Vt＝Vr）に制御され、ダイナミックレンジの中央に保
持される。
（Vt＝Vr）に制御され、ダイナミックレンジの中央に保
持される。
なお、第５図では省略されているが、AFCID回路20（第
３図参照）からのIDエラー信号は、コンデンサ６の両端
に電流加算でもって加算される。
３図参照）からのIDエラー信号は、コンデンサ６の両端
に電流加算でもって加算される。
この発明に依れば、バランス型の構成とすることによ
り、出力のダイナミックレンジをバランス型でない構成
の２倍とすることができる。従って、AFC回路或いはAPC
回路のように、VCOの制御信号を発生する時に、VCOの発
振周波数の変化幅が２倍となり、VCOの特性のバラツキ
に対処することができる。
り、出力のダイナミックレンジをバランス型でない構成
の２倍とすることができる。従って、AFC回路或いはAPC
回路のように、VCOの制御信号を発生する時に、VCOの発
振周波数の変化幅が２倍となり、VCOの特性のバラツキ
に対処することができる。
また、上述の一実施例のように、電流をスイッチングす
るトランジスタのコレクタにコンデンサを直接、接続す
る構成とすれば、コンデンサの充放電電流を微少にする
ことができ、時定数をより長くすることが可能となる。
るトランジスタのコレクタにコンデンサを直接、接続す
る構成とすれば、コンデンサの充放電電流を微少にする
ことができ、時定数をより長くすることが可能となる。
第１図はこの発明の一実施例の接続図、第２図はこの発
明の一実施例の等価回路を示す接続図、第３図及び第４
図はこの発明をAFC回路のフィルタに適用した時の構成
を示す接続図及び周波数特性の略線図、第５図はこの発
明の一実施例の具体的接続を示す接続図、第６図は従来
の積分回路の接続図、第７図は従来の積分回路の具体的
接続を示す接続図である。 図面における主要な符号の説明 1:差動アンプ、2:入力端子、4:定電流源、6:コンデン
サ、7,8:バッファ回路、9:加算回路、10:出力端子。
明の一実施例の等価回路を示す接続図、第３図及び第４
図はこの発明をAFC回路のフィルタに適用した時の構成
を示す接続図及び周波数特性の略線図、第５図はこの発
明の一実施例の具体的接続を示す接続図、第６図は従来
の積分回路の接続図、第７図は従来の積分回路の具体的
接続を示す接続図である。 図面における主要な符号の説明 1:差動アンプ、2:入力端子、4:定電流源、6:コンデン
サ、7,8:バッファ回路、9:加算回路、10:出力端子。
Claims (1)
- 【請求項１】一方の出力端子と他方の出力端子との間に
コンデンサが接続された差動アンプと、上記差動アンプ
の一方の出力端子と一方の入力端子とが第１のバッファ
回路を介して接続されると共に、上記差動アンプの他方
の出力端子と他方の入力端子とが第２のバッファ回路を
介して接続され、出力信号が取り出される加算器とを備
えた積分回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61069181A JPH0683012B2 (ja) | 1986-03-27 | 1986-03-27 | 積分回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61069181A JPH0683012B2 (ja) | 1986-03-27 | 1986-03-27 | 積分回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62225024A JPS62225024A (ja) | 1987-10-03 |
| JPH0683012B2 true JPH0683012B2 (ja) | 1994-10-19 |
Family
ID=13395294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61069181A Expired - Fee Related JPH0683012B2 (ja) | 1986-03-27 | 1986-03-27 | 積分回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683012B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3078039B2 (ja) * | 1991-06-28 | 2000-08-21 | 株式会社東芝 | 積分回路 |
| JP4854626B2 (ja) * | 2007-08-27 | 2012-01-18 | オンセミコンダクター・トレーディング・リミテッド | 低コンダクタアンプ |
-
1986
- 1986-03-27 JP JP61069181A patent/JPH0683012B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62225024A (ja) | 1987-10-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |