KR910004855Y1 - 지연 회로 - Google Patents

Abstract

내용 없음.

Description

지연 회로

제 1 도는 본 고안이 되는 지연 회로의 일실시예의 구성도.

제 2 도는 제 1 도에 도시하는 구성 부분 각부의 신호파형을 도시하는 도면.

제 3 도는 종래의 지연회로를 도시하는 도면.

제 4 도는 제 1 도에 도시한 실시예의 지연 시간을 제어하기 위한 회로예를 도시한 도면.

제 5 도는 제 1 도에 도시한 실시예의 정전압을 발생 시키기 위해 정전압 회로의 예를 도시한 도면.

제 6 도는 제 4 도의 회로의 기준이 되는 정전류원 회로의 예를 도시한 도면.

제 7 도는 다른 정전류원으로서 사용되는 회로의 예를 도시한 도면.

* 도면의 주요부분에 대한 부호의 설명

a : 입력신호 c : 출력신호

c' : 용량수단 I₁내지 I₄: 제 1 내지 제 4의 정전류원

Q₁내지 Q₅: 제 1 내지 제 5의 NPN 트랜지스터

V : 정전압원 R : 부하

본 고안은, 예를들면 바이폴러 IC회로에 사용되는 디지털 신호의 지연 회로에 관한 것이다.

제 3 도에 종래의 지연 회로를 도시한다. 버퍼 회로(1)의 입력측에 Vin단자로 부터의 펄스 신호가 공급되어, 저항 R₁, 용량C₁으로 적분된 신호를 인버터 회로(2)에 부가하여, 여기에서 파형 정형을 한다. 다음에 저항을 R₂, 용량C₂으로 재차 적분한 후, 인버터 회로(3)를 통해서 Vout로 지연된 펄스 신호를 출력한다.

이 지연회로는 저항과 용량에 의한 적분 R₁, C₁, R₂, C₂와, 각 인버터 회로(2)(3)의 임계 전압에 의해, 입력펄스 신호를 지연하는 것이다. 입력펄스 신호를 저항R₁, 용량C₁에 의한 적분과 저항 R₂, 용량C₂에 의한 적분에 의해 2회 지연시키는 이유는, 인버터 회로(2)(3)의 출력 임피던스가 부가되는 입력신호의 전압 상승시와 하강시에 차질이 있으며, 입력 신호의 입상 및 입하시의 지연량의 차이를 소거하기 위해서이다.

상술한 바와같이, 종래 기술에서는, 인버터회로, 버퍼 회로의 출력 임피던스의 변동(부가되는 입력 실호의 전압 상승시와 하강시에 출력 임피던스가 다를것)에 의해, 입력 펄스 신호의 충격 계수를 변화시키지 않고 지연시키기 위해서는, 회로 구성의 복잡함이 수반됐다. 또한 저항, 용량에 의한 적분 회로의 시정수로 지연이 결정되므로, 온도 변화에 의한 지연량의 변화를 적게하기 위해서는, 저항과 용량의 온도 특성에 주의할 필요가 있었다. 이들의 사실에 의해 종래의 지연 회로를 특히 IC회로에 사용하는 일은 알맞지 않다.

거기에서, 입력 신호의 입상 및 입하에 있어서 지연을 같게 하여 더욱이 소자 수가 적고, 지연량을 제어하기 용이한 지연 회로가 구해져 있었다.

상술한 문제점을 해결하기 위해서, 본 고안은 지연 회로를, 입력 신호가 그 베이스 단자에 공급되어, 그 에미터 단자는 제 1의 정전류원에 접속되는 제 1의 트랜지스터와, 상기 에미터 단자에 그 에미터 단자가 접속되어, 제 2의 정전류원에 공통으로 콜렉터단자 및 베이스 단자가 접속된 제 2의 트랜지스터와, 이 제 2의 트랜지스터의 상기 톨렉터 단자 및 상기 베이스단자와 용량 수단에 공통으로 접속된 제 3의 트랜지스터와, 이 제 2의 트랜지스터의 상기 톨렉터 단자 및 상기 베이스단자와 용량 수단에 공통으로 접속된 제 3의 트랜지스터와, 이 제 3의 트랜지스터와 차동대를 구성하여, 그 에미터 단자는 상기 제 3의 트랜지스터의 에미터 단자 및 제 3의 정전류원에 각각 접속되어, 그 콜렉터는 부하에 접속되어 그 베이스 단자는 정전압원에 접속된 제 4의 트랜지스터와, 이 제 4의 트랜지스터의 콜렉터 단자에 그 베이스가 접속되어, 그 에미터 단자는 제 4의 정전류원에 접속됨과 동시에, 상기 제 1의 트랜지스터의 상기 베이스 단자에 공급된 상기 입력 신호를 소정의 시간 지연하여 얻은 출력 신호를 출력하는 제 5의 트랜지스터를 갖는 구성으로 하였다.

본 고안은 이루는 지연 회로는, 출력신호의 입상 및 입하에 있어서 지연량을 같도록하여 더욱이 이 지연량을 제어하기 용이 하도록 구성한 것이다.

제 1 도는 본 고안을 이루는 지연회로의 일실시예 구성도, 제 2a 도 내지 제 2c 도는 제 1 도에 도시하는 구성부분의 각부의 신호 파형을 도시하는 도면이다.

제 1 도에 있어서, Q₁내지 Q₅는 NPN 트랜지스터, I₁내지 I₄는 정전류원, R은 저항(부하), C는 용량, V는 정전압원, Vcc는 전원이다.

동일 도면에 도시하는 바와같이, NPN 트랜지스터 Q₁의 베이스에는 제 2a 도에 펄스 신호 a가 부가된다. 이때 각 트랜지스터에는 바이어스가 적당하게 부여되고 있으며, 각 트랜지스터 Q₁내지 Q₄및 각 정전류원 I₁내지 I₄가 정상으로 동작하는 상태로 되어 있다. 또한 정전류원 I₁, I₂은 거기에 흐르는 정전류가 I₁=2I₂의 관계를 만족하도록 작동한다.

다음에 그 동작을 설명한다.

(1)펄스 신호 a가 저 레벨 상태로 인정되어 있을 때, 정전류 I₁, I₂및 펄스 신호 a의 저 레벨상태의 전압에 의해, 트랜지스터 Q₁, Q₂의 콜렉터에 통하는 전류가 정래지고, 트랜지스터 Q₂의 베이스 전압은 일정해진다. 즉 용량 C에 전류가 통하지 않고 안정상태로 된다. 트랜지스터 Q₃의 베이스 전류를 무시하면 다음과 같은 관계가 성립한다.

단, I_CQ1트랜지스터 Q₁의 콜렉터 전류, α트랜지스터 Q의 베이스 접지의 전류 증폭율, 정전류 I₁=2I₂이며, 전류 증폭율 α이 크면, 즉 1에 매우 가까우면, I_CQ1≒I₁-I₂=I₂...②

로 되어, 트랜지스터 Q₁, Q₂함께 거의 동일한 값의 콜렉터 전류가 통하고 있다. 다이오드의 전류식로부터 트랜지스터 Q₂의 베이스 전압은 트랜지스터 Q₁의 베이스 전압과 거의 같은 전압으로 안정하게 되는 것을 알 수 있다. 단 I_E는 에이터 전류 I_S는 역방향 포화 전류, V_3E는 베이스, 에미터간 전압, 전자의 전하, K는 볼쯔만 정수, T는 절대 온도이다.

(2)펄스신호 a가 저 레벨 상태에서 고 레벨 상태로 변화하는 시점일 때, 트랜지스터 Q₁의 베이스 전압은 저 레벨에서 고 레벨 상태로 되며, 이에 따라서 트랜지스터 Q₂는 온에서 오픈상태로 되며, 정전류 I₁는 모두 트랜지스터 Q₁를 통한다. 용량 C은 정전류 I₂로 충전되어서, 제 2b 도에 도시하는 신호 b의 충전 기간의 파형을 발생한다.

이때, 이 충전 기간의 트랜지스터 Q₂의 베이스 전압을 vb₂는

단, V_L: 트랜지스터 Q₂가 저 레벨 상태인때의 베이스전압, t : 트랜지스터 Q₂가 오프된 후의 시간으로 된다. 상기③식에서 표시되는 충전 기간에 있어서 상승하는 트랜지스터 Q₂의 베이스 전압은, 트랜지스터 Q₁의 베이스 전압에 거의 같게 된 시점에서 상기한 이유에서 재차 안정된다.

(3)펄스 신호 a가 고 레벨 상태에서 저 레벨 상태로 변화하는 시점인때, 트랜지스터 Q₁의 베이스 전압은 고 레벨에서 저 레벨 상태로 되어, 이에 따라서 트랜지스터 Q₁는 온에서 오프 상태로 되어, 정전류 I₁는 모두 트랜지스터 Q₂를 흐른다. 따라서 요량 C은 정전류 I₁와 I₂의 차전류(I₁-I₂)에서 방전된다. 이때의 신호 파형은 제 2b 도에 도시하는 신호 b의 방전기간의 파형으로 된다.

트랜지스터 Q₂이 베이스 전압 vb₂은,

단, V_H트랜지스터 Q₂가 고 레벨 상태인때의 베이스 전압, t : 트랜지서터 Q₁가 오프된후의 시간으로 된다. 트랜지스터 Q₂의 베이스 전압이 트랜지스터 Q₁의 베이스 전압과 거의 동등해진 시점에서 상기한 (1)의 상태로 되돌아간다.

이상과 같은 (1)내지(3)상태의 반복되는 동작으로 용량 C에 생긴 신호가 트랜지스터 Q₃의 베이스에 입력된다. 여기에서 트랜지스터 Q₃와 Q₄는 차동 회로를 구성하고 있어서, 부하 저항 R과 정전류회로 I₃의 값을 적당히 선택, 트랜지스터Q₃,Q₄가 온, 오프 동작을 하도록 입력 신호 레벨(펄스 신호 a의 고 레벨 상태와 저 레벨 상태)를 결정하면, ECL회로(에미터 결합 논리 회로)로 하여 사용된다.

트랜지스터 Q₄의 베이스 전압 V을 트랜지스터 Q₃의 베이스 입력 신호가 상기하는 중간 레벨 V을 통할 때 반전하므로, 부하 저항 R, 에미터 폴로워의 트랜지스터 Q₅(정전류 부하로서 정전류원 I₄이 접속되어 있음)을 통한 출력 신호는 제 2c 도에 도시하는 신호 C로 된다.

즉, 제 2b 도에 도시하는 신호 b에 있어서 시간 t₁, t₂에 해당하는 시간 지연이 제 2c 도에 도시하는 신호 C에 생긴 것으로 된다. 이때 상기하는 ③, ④식에서 시간 t₁, t₂을 구하면 다음과 같이 된다.

로 되어, 입상의 지연과 입상의 지연은 같게 된다. 정리를 하면, 상술한 제 1 도에서 도시하는 지연 회로에서, 다음식 ⑧, ⑨의 조건을 만족시키면, 출력 신호 C의 입상과 입하의 지연을 꼭같이 할수 있다.

I₁=2I₂...⑧

V_H-V=V-V_L...⑨

기술한 바와같이, 본 고안은 이루는 지연회로는, 출력 신호의 입상 및 입하에 있어서 지연량을 동일하게 할 수가 있다.

지연시간을 결정하는 정전류원 I₁및 I₂를 제어 하기 위한 예를 제 4 도에 도시한다. 동 도면에 있어서 제 1 도와 동일한 것에는 동일한 참조번호가 붙여지고 있다. 제 4 도의 트랜지스터 Q₁₁, Q₁₂및 저항 R₅, R₆가 제 1 도의 정전류원 I₁에 대응하며, 제 4 도의 트랜지스터 Q₁₇, Q₁₈및 저항 R₈, R₉가 제 1 도의 정전류원 I₂에 대응한다.

제 4 도에 있어서 트랜지스터 Q₆과 Q₇및 Q₁₃과 Q₁₄는 각각 차동대로 되어 있으며, 각각의 베이스간 전압을 제어함으로서 각 차동대중에서의 콜렉터 전류의 배분비가 제어될수 있도록 되어 있다. 또 트랜지스터 Q₉내지 Q₁₂는 서로 같은 전기 특성으로 되며, 저항 R₃내지 R₆는 서로 같은 저항값으로 되고 있으며, 이것들은 트랜지스터 Q₃의 콜렉터 전류를 입력으로 하고, 트랜지스터 Q₁₀내지 Q₁₂의 각 콜렉터 전류를 출력으로 하는 전류 흡취형인 전류 미러 회로를 구성하고 있다. 또한 트랜지스터 Q₁₆내지 Q₁₈는 서로 같은 전기 특성으로 되며, 저항 R₇내지 R₉은 서로 같은 저항값으로 되어 있으며, 이것들은 트랜지스터 Q₁₆의 콜렉터 전류를 입력으로 하고, 트랜지스터 Q₁₇, Q₁₈의 각 콜렉터 전류를 출력으로 하는 전류 토출형인 전류 미러회로를 구성하고 있다. 정전류원 I_S는 기준 전류이며 고정으로 되어 있다.

트랜지스터 Q₁₃, Q₁₄의 베이스 전위를 서로 같게 해서, 이것들의 콜렉터 전류가 서로 마찬가지로 되었을 경우를 생각한다. 단 베이스는 전류는 모두 무시한다.

트랜지스터 Q₇의 콜렉터 전류를 p.Is로 하면, p의 값을 트랜지스터 Q₆, Q₇의 베이스간 전압에 따라서 0에서 1까지의 범위에서 변화한다. 이 전류 K.Is는 트랜지스터 Q₉의 콜렉터 전류로 되므로 트랜지스터 Q₁₀내지 Q₁₂의 콜렉터에도 각각 p.Is의 전류가 흐른다. 정전류원 I₁은 트랜지스터 Q₁₁과 Q₁₂의 콜렉터 전류의 합이므로

I₁=2P · Is ...⑩

으로 된다.

한편, 트랜지스터 Q₁₄의 콜렉터 전류는 트랜지스터 Q₁₃, Q₁₄의 베이스 전위가 서로 같을 경우, 트랜지스터 Q₁₀의 콜렉터 전류 K.Is의 반분으로 되며, 그것이 트랜지스터Q₁₆의 콜렉터 전류로 되므로 트랜지스터 Q₁₇, Q₁₈의 콜렉터에도 각각 p.Is/2의 전류가 흐른다. 정전류원 I₂는 트랜지스터 Q₁₇과 Q₁₈의 콜렉터 전류의 합이므로

I₂=P·Is ...⑪

로 된다. ⑩식과 ⑪식과의 관계는 ⑧식을 만족하고 있다. 따라서 차동대를 구성하고 있는 트랜지스터 Q₆, Q₇의 베이스 전압을 바꿈으로서 ⑧식을 늘 만족하면서 I₁, I₂가 바꿔지며, 지연 시간이 제어된다. 이 경우 펄스의 입상과 입하의 지연 시간은 서로 같다. 트랜지스터 Q₁₃, Q₁₄의 베이스 전압을 서로 다르게 했을 경우엔 정전류원 I₁, I₂가 ⑧식을 만족하지 않게 되며, 따라서 지연 시간이 펄스의 입상과 입하에서 서로 다르게 된다.

다음으로 제 1 도에서의 트랜지스터 Q₄의 베이스에 인가하는 기준 전압 V를 발생하는 정전압 회로를 바이폴라 Ic상에서 구성한 예를 제 5 도에 도시한다. 이 회로는 저항 R₁₀, R₁₁의 저항비로 결정되는 접속점의 A의 전압 V를 트랜지스터 Q₁₉내지 Q₂₃과 정전류원 I₅, I₆으로 되는 전압 이득 L의 비반전 증폭기의 입력에 넣어서, 그 출력을 쓰는 것이다. 전압 V는 저항치의 비로 결정되므로 바이폴라 Ic의 특징인 상대치 정도의 양호로 해서, 이 정전압 회로의 정도를 좋게 할 수 있다.

제 4 도에 있어서의 기준 전류 Is를 발생하기 위한 정전유원 회로를 1개의 저항 이외 모두 바이폴라 Ic상에 구성한 예를 제 6 도에서 도시한다. 이 회로는 제 5 도의 정전압 회로를 응용한 것이며, 저항 R₁₆에 가해지는 전압을 정전압V₁로 하고, 이 저항 R₁₆을 외부해서 절대치 정도가 양호한 것으로하면, 트랜지스터 Q₂₈의 콜렉터에 흐르는 전류(=V₁/R₁₆)는 정도가 양호한 정전류로 된다. 이 트랜지스터 Q₂₈의 콜렉터 전류와 같은 전류가 트랜지스터 Q₂₉내지 Q₃₁및 저항 R₁₄, R₁₅로 되는 전류 미러 회로에 의해서 정전류원 Is로서 트랜지스터 Q₃₁의 콜렉터에서 출력된다.

제 1 도면에 있어의 정전류원 I₃, I₄, 제 5 면에서의 정전류원 I₅, I₆및 제 5 도에서의 정전류원 I₇로선, 이것들의 정도가 지연회로도 전체의 특성에 그다지 영향하지 않으므로 예컨대, 제 7 도에 도시하는 것 같은 회로 구성으로도 좋다.

본 고안은 이상 설명한 바와같이, 입력 펄스 신호의 지연 회로를, 용량 수단과 정전류 및 정전압원으로 구성 하고 있기 때문에, 이들의 정도를 높이면 높일수록 정도가 좋은 지연이 얻어진다. 또한, 이 지연 회로를 바이폴러의 직접 회로에서 제작하면 정전류와 정전압은 만들기 쉽게 제어하기 쉽고, 정도가 좋은 것이 만들어지므로 가장 적합하다. 또다시, 저항과 용량에 의한 종래의 지연 회로에 비해서 소자수의 면에서도 유지하며, 특히 ECL회로(에미터 결합 논리 회로)를 포함하는 바이폴러 집직 회로내에서의 사용은 신호의 받고 건너는 등의 점에서 소자수가 적어서 좋고, 효과는 크다. 더욱 또, 온도에 의한 지연량의 변화는 정전류, 정전압의 온도특성을 제로로 하면 용량의 온도 특성으로 되어, 제어하기 용이한 효과가 있다.

Claims (1)

1. 입력신호가 그 베이스 단자에 공급되고, 그 에미터 단자는 제 1의 정전류원에 접속되는 제 1의 트랜지스터와, 상기 에미터 단자에 그 에미터 단자가 접속되고, 제 2의 정전류원에 공통으로 콜렉터 단자 및 베이스 단자가 접속된 제 2의 트랜지스터와, 이 제 2의 트랜지스터의 상기 콜렉터 단자 및 상기 베이스 단자와 용량수단에 공통으로 베이스가 접속된 제 3의 트랜지스터와, 이 제 3의 트랜지스터와 차동대를 구성하여, 그 에미터 단자는 상기 제 3의 트랜지스터의 에미터 단자 및 제 3의 정전류원에 각각 접속되어, 그 콜렉터는 부하에 접속되어, 그 베이스 단자는 정전압원에 접속된 제 4의 트랜지스터와, 이 제 4의 트랜지스터의 콜렉터 단자에 그 베이스가 접속되어, 그 에미터 단자는 제 4의 정전류원에 접속됨과 동시에, 상기 제 1의 트랜지스터의 상기 베이스 단자에 공급된 상기 입력 신호를 소정의 시간 지연하여 얻은 출력신호를 출력하는 제 5의 트랜지스터를 갖는 것을 특징으로 하는 지연 회로.