JPS61112416A - 波形遅延回路 - Google Patents
波形遅延回路Info
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- JPS61112416A JPS61112416A JP59233720A JP23372084A JPS61112416A JP S61112416 A JPS61112416 A JP S61112416A JP 59233720 A JP59233720 A JP 59233720A JP 23372084 A JP23372084 A JP 23372084A JP S61112416 A JPS61112416 A JP S61112416A
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- capacitor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、波形遅延回路、特に、波形遅延用コンデン
サの充１ｇ１ｇ圧をクランプする手段を設は電源電圧の
変動に影響されないデユーティ比を有する出力信号を与
える波形遅延回路に関する。
サの充１ｇ１ｇ圧をクランプする手段を設は電源電圧の
変動に影響されないデユーティ比を有する出力信号を与
える波形遅延回路に関する。
［従来の技術〕
第４図は従来の波形遅延回路の構成を示す図である。第
４図において、波形遅延回路は、入力端子ｒａｎからの
信号に応じてオン・オフするトランジスタＱ２と、第１
の定ｘｉ源ｉｏからの７４流を受け、トランジスタＱ２
とで電流ミラー回路を形成するダイオードＱ、と、トラ
ンジスタＱ２のコレクタ端子にその一方端が接続され、
かつ第２の定電流源ｆｏから電流を受け、トランジスタ
Ｑ２のオン・オフに応じて充放電を行なうコンデンサＣ
と、コンデンサＣの電圧レベルと基準電圧源電圧Ｖ□と
の差に応じて信号を出力する電圧比較器１とから構成さ
れる。
４図において、波形遅延回路は、入力端子ｒａｎからの
信号に応じてオン・オフするトランジスタＱ２と、第１
の定ｘｉ源ｉｏからの７４流を受け、トランジスタＱ２
とで電流ミラー回路を形成するダイオードＱ、と、トラ
ンジスタＱ２のコレクタ端子にその一方端が接続され、
かつ第２の定電流源ｆｏから電流を受け、トランジスタ
Ｑ２のオン・オフに応じて充放電を行なうコンデンサＣ
と、コンデンサＣの電圧レベルと基準電圧源電圧Ｖ□と
の差に応じて信号を出力する電圧比較器１とから構成さ
れる。
ダイオードＱ、はトランジスタで構成されており、かつ
トラジスタＱ２はダイオード（トランジスタ）Ｑ、のエ
ミッタ面積の２倍の面積２Ｓを有する。
トラジスタＱ２はダイオード（トランジスタ）Ｑ、のエ
ミッタ面積の２倍の面積２Ｓを有する。
第５図は第４図の回路の各部における信号の波形を示す
図である。第５図において、破線はＮ課電圧Ｖｃ（が増
加したときの各部の信号波形を示す。
図である。第５図において、破線はＮ課電圧Ｖｃ（が増
加したときの各部の信号波形を示す。
以下、第４図および第５図を参照して従来の波形遅延回
路の回路の動作について説明する。まず、入力端子ｆｉ
ｎに与えられる信号の立下がりに応答してトランジスタ
Ｑ２はオフ状態となる。トランジスタＱ２のオフ状態に
応答して、コンデンサＣは定電流源からの電流ＩＯで充
電される。コンデンサＣが充電されるに従い、コンデン
サＣの電圧レベルは一定の傾きをもって上昇する。コン
デンサＣの電圧が電圧比較器１の基準電圧■、を越える
と、電圧比較器１から出力端子ｒ ｏｕｔ へ“Ｈ”
レベルの信号が出力される。
路の回路の動作について説明する。まず、入力端子ｆｉ
ｎに与えられる信号の立下がりに応答してトランジスタ
Ｑ２はオフ状態となる。トランジスタＱ２のオフ状態に
応答して、コンデンサＣは定電流源からの電流ＩＯで充
電される。コンデンサＣが充電されるに従い、コンデン
サＣの電圧レベルは一定の傾きをもって上昇する。コン
デンサＣの電圧が電圧比較器１の基準電圧■、を越える
と、電圧比較器１から出力端子ｒ ｏｕｔ へ“Ｈ”
レベルの信号が出力される。
次に、入力燗子ｒＩ１．ｌに与えられる信号の立下がり
に応答してトランジスタＱ２はオン状態となる。トラン
ジスタＱ２はトランジスタＱ１のエミッタ面積の２倍の
エミッタ面積を有しているので、トランジスタＱ、のミ
ラー効果によりトランジスタＱ２へ電流２ｉｏが流入す
る。この結果、コンデンサＣは電流１ｏ （２Ｉｏ
−Ｉｏ ）で放電を行なうことになり、放電に従って、
その電圧レベルは一定の傾きをもって減少する。コンデ
ンサＣの電圧レベルが基準電圧Ｖｒより小さくなると、
電圧比較器１からＬ”レベルの信号が出力される。
に応答してトランジスタＱ２はオン状態となる。トラン
ジスタＱ２はトランジスタＱ１のエミッタ面積の２倍の
エミッタ面積を有しているので、トランジスタＱ、のミ
ラー効果によりトランジスタＱ２へ電流２ｉｏが流入す
る。この結果、コンデンサＣは電流１ｏ （２Ｉｏ
−Ｉｏ ）で放電を行なうことになり、放電に従って、
その電圧レベルは一定の傾きをもって減少する。コンデ
ンサＣの電圧レベルが基準電圧Ｖｒより小さくなると、
電圧比較器１からＬ”レベルの信号が出力される。
従来の波形遅延回路は上述のように、コンデンサＣの充
放電動作による電圧レベルの変化を利用して、入力信号
を一定の時間遅延させて出力していた。
放電動作による電圧レベルの変化を利用して、入力信号
を一定の時間遅延させて出力していた。
［発明が解決しようとする問題点］
上述の従来の波形遅延回路においては、電源電圧■。。
が一定のときには問題はなかった。しかし、電源電圧Ｖ
ｃｃが変動した場合、その変動値に応じてコンデンサＣ
の充電電圧も変化する。第５図において、破線で示され
るように、電ｌＩ！電圧Ｖｃｃが増大した場合、コンデ
ンサＣの充ＴＡ１Ｒ圧も増加する。充電および放電電流
は同一の電流ＩＯで行なわれるので、電源電圧Ｖｃｃが
一定のときに比べて、コンデンサＣの放電時における電
圧レベルが基準電圧ｖｒより低くなるのに要する時間が
長くなる。このことは、電圧比較器１からの出力の立下
がりの応答の遅れをもたらし、入力信号に対する出力信
号の遅延時間が立上がり時と立下がり時とで異なり、デ
ユーティが５０％にならないことになる。また、電源電
圧ｖＣｃが減少した場合も同様のことが言える。
ｃｃが変動した場合、その変動値に応じてコンデンサＣ
の充電電圧も変化する。第５図において、破線で示され
るように、電ｌＩ！電圧Ｖｃｃが増大した場合、コンデ
ンサＣの充ＴＡ１Ｒ圧も増加する。充電および放電電流
は同一の電流ＩＯで行なわれるので、電源電圧Ｖｃｃが
一定のときに比べて、コンデンサＣの放電時における電
圧レベルが基準電圧ｖｒより低くなるのに要する時間が
長くなる。このことは、電圧比較器１からの出力の立下
がりの応答の遅れをもたらし、入力信号に対する出力信
号の遅延時間が立上がり時と立下がり時とで異なり、デ
ユーティが５０％にならないことになる。また、電源電
圧ｖＣｃが減少した場合も同様のことが言える。
それゆえ、この発明の目的は、上述の欠点を除去し、入
力信号に対する出力信号の遅延時間を立上がり時と立下
がり時とで同一にし、デユーティを５０％にする波形遅
延回路を提供することである。
力信号に対する出力信号の遅延時間を立上がり時と立下
がり時とで同一にし、デユーティを５０％にする波形遅
延回路を提供することである。
［間頓点を解決するための手段〕
この発明における波形遅延回路においては、電源電圧の
変動のコンデンサに与える影響をなくすため、コンデン
サの充゛電電圧をクランプする電圧クランプ回路手段を
設ける。さらに、出力信号のデユーティを５０％にする
ためクランプ電圧を電圧比較器の基＊電圧の２倍に設定
する。
変動のコンデンサに与える影響をなくすため、コンデン
サの充゛電電圧をクランプする電圧クランプ回路手段を
設ける。さらに、出力信号のデユーティを５０％にする
ためクランプ電圧を電圧比較器の基＊電圧の２倍に設定
する。
［作用］
コンデンサの充電電圧をクランプする回路手段により、
コンデンサの充ｌ！電圧は電源電圧の変動の影響を受け
ずに一定に保たれる。
コンデンサの充ｌ！電圧は電源電圧の変動の影響を受け
ずに一定に保たれる。
また、クランプ電圧を電圧比較器の基準電圧の２倍に設
定しているので、出力信号の入力信号に対する立上がり
と立下がりとの遅延時間が同一となり、出力信号波形の
デユーティは５０％となる。
定しているので、出力信号の入力信号に対する立上がり
と立下がりとの遅延時間が同一となり、出力信号波形の
デユーティは５０％となる。
［発明の実施例］
第１図は、この発明の一実施例である波形遅延回路の構
成を示す図である。第４図の従来の波形遅延回路と同一
部分には同一の符号が付されている。
成を示す図である。第４図の従来の波形遅延回路と同一
部分には同一の符号が付されている。
この発明の特徴として、新たにコンデンサＣと並列にダ
イオードＱ＝ 、Ｑ４．ＱｓおよびＱ、、からなるクラ
ンプ回路が設けられる。ダイオードＱ、〜Ｑ６からなる
クランプ回路のクランプ電圧（ダイオードの順方向電圧
降下のｌａ＞は電圧比較器１の基準電圧Ｖ？の２倍の電
圧２Ｖ、とされる。
イオードＱ＝ 、Ｑ４．ＱｓおよびＱ、、からなるクラ
ンプ回路が設けられる。ダイオードＱ、〜Ｑ６からなる
クランプ回路のクランプ電圧（ダイオードの順方向電圧
降下のｌａ＞は電圧比較器１の基準電圧Ｖ？の２倍の電
圧２Ｖ、とされる。
また、本実施例においては゛、比較基準電圧Ｖ１を形成
するために、定電流源からの電流１ｏを受けるダイオー
ドＱ、、Ｑ♂が用いられる。
するために、定電流源からの電流１ｏを受けるダイオー
ドＱ、、Ｑ♂が用いられる。
第２図は第１図の回路の各部における信号波形図である
。以下、第１図および第２図を参照して第１図の回路の
動作について説明する。
。以下、第１図および第２図を参照して第１図の回路の
動作について説明する。
入力端子ｆ１１１に与えられる信号の立下がりに応答し
てトランジスタＱ２はオフ状態となり、第２図に見られ
るようにコンデンサＣは一定の傾きをもって電流１ａで
充電（充電電圧２■、、）されるっまた、入力端子’ｉ
ｎに与えられる信号の立上がりに応答してトランジスタ
Ｑ２はオン状態になる。ダイオードＱ、のミラー効果に
よりトランジスタＱ２には２ＩＯの電流が流入し、コン
デンサＣは電流ｒｏ （２ｒｏ −Ｉｎ ）で放電を行
なう。
てトランジスタＱ２はオフ状態となり、第２図に見られ
るようにコンデンサＣは一定の傾きをもって電流１ａで
充電（充電電圧２■、、）されるっまた、入力端子’ｉ
ｎに与えられる信号の立上がりに応答してトランジスタ
Ｑ２はオン状態になる。ダイオードＱ、のミラー効果に
よりトランジスタＱ２には２ＩＯの電流が流入し、コン
デンサＣは電流ｒｏ （２ｒｏ −Ｉｎ ）で放電を行
なう。
電圧比較器１はコンデンサＣの電圧レベルと基準電圧Ｖ
ｒと比較し、コンデンサＣの電圧レベルが基準電圧Ｖ？
より高いときには°“Ｈ”レベルの信号を、基準電圧Ｖ
、より低いときにはＬ”レベルの信号をそれぞれ出力す
る。したがって、電圧比較器１からはコンデンサＣの充
放電の傾きに対応した時間遅延された信号波形が出力端
子ｆ。就から出力される。
ｒと比較し、コンデンサＣの電圧レベルが基準電圧Ｖ？
より高いときには°“Ｈ”レベルの信号を、基準電圧Ｖ
、より低いときにはＬ”レベルの信号をそれぞれ出力す
る。したがって、電圧比較器１からはコンデンサＣの充
放電の傾きに対応した時間遅延された信号波形が出力端
子ｆ。就から出力される。
電源端子電圧ＶＣＣが高くなった場合には、従来の回路
では第５図に破線で示されるように、コンデンサＣの充
電電圧は高くなる。これに応じて立下がり（コンデンサ
Ｃの放電時）の波形がＭｌ電圧ｍｔ＋を圧Ｖ？を横切る
までの時間が長くなり、出力端子ｔ。ｕｔ からの出
力信号波形のデユーティが大きくずれる。
では第５図に破線で示されるように、コンデンサＣの充
電電圧は高くなる。これに応じて立下がり（コンデンサ
Ｃの放電時）の波形がＭｌ電圧ｍｔ＋を圧Ｖ？を横切る
までの時間が長くなり、出力端子ｔ。ｕｔ からの出
力信号波形のデユーティが大きくずれる。
第２図に示されるように、本発明の回路においては、電
源端子電圧Ｖｃｃが高くなっても、コンデンサＣの電圧
にはダイオードＱ、〜Ｑｓによるクランプが作用するの
で、コンデンサＣの充１！！圧は変化しない。
源端子電圧Ｖｃｃが高くなっても、コンデンサＣの電圧
にはダイオードＱ、〜Ｑｓによるクランプが作用するの
で、コンデンサＣの充１！！圧は変化しない。
また、クランプする電圧を基準電圧Ｖ、の２倍としてい
るので、コンデンサＣの立上がり（充電時）、立下がり
（放電時）において、基準電圧Ｖトを横切るまでの時間
は同一となる。したがって、出力端子ｆ。、ｔ からの
出力信号波形はデユーティ５０％であり、かつ入力信号
よりもコンデンサＣによる遅延時間だけ遅延した出力信
号波形となる。
るので、コンデンサＣの立上がり（充電時）、立下がり
（放電時）において、基準電圧Ｖトを横切るまでの時間
は同一となる。したがって、出力端子ｆ。、ｔ からの
出力信号波形はデユーティ５０％であり、かつ入力信号
よりもコンデンサＣによる遅延時間だけ遅延した出力信
号波形となる。
なお、第１図においてクランプ用ダイオードの攻を４周
、また基準電圧形成用ダイオードの数を２個としている
が、断わるまでもなく、クランプ電圧および基準電圧の
条件を満足するならこの個数は限定されない。
、また基準電圧形成用ダイオードの数を２個としている
が、断わるまでもなく、クランプ電圧および基準電圧の
条件を満足するならこの個数は限定されない。
第３図は、この発明による波形遅延回路を集積回路化し
て排他的論理和回路の入力段に適用した場合の構成を示
す図である。この第５図の回路において、トランジスタ
Ｑ、〜Ｑ＋＋で構成される波形遅延回路は入力信号の立
上がり、立下がりに応答してデユーティ５ｏ％の出力信
号パルスを出力し、後段の排他的論理和回路の安定な動
作を可能とする。
て排他的論理和回路の入力段に適用した場合の構成を示
す図である。この第５図の回路において、トランジスタ
Ｑ、〜Ｑ＋＋で構成される波形遅延回路は入力信号の立
上がり、立下がりに応答してデユーティ５ｏ％の出力信
号パルスを出力し、後段の排他的論理和回路の安定な動
作を可能とする。
［発明の効果コ
以上のように、この発明によれば、入力信号遅延用のコ
ンデンサにクランプ用のダイオードを並列に接続し、か
つ、その値を基準電圧電ｉ電圧の２倍になるように設定
している。したがって、電源端子電圧の変動にも影響さ
れずに、常に一定の遅延時間をもった出力信号を得るこ
とのできる波形遅延回路を簡単に実現できる。
ンデンサにクランプ用のダイオードを並列に接続し、か
つ、その値を基準電圧電ｉ電圧の２倍になるように設定
している。したがって、電源端子電圧の変動にも影響さ
れずに、常に一定の遅延時間をもった出力信号を得るこ
とのできる波形遅延回路を簡単に実現できる。
第１図はこの発明の一実施例である波形遅延回路の構成
を示す図である。第２図は第１図の回路の各部における
電圧の波形を示す図である。第３図はこの発明の半導体
集積回路における適用個を示す回路図である。第４図は
従来の波形遅延回路の構成を示す図である。第５図は第
４図の回路における各部の電圧波形を示す図である。 図において、１は電圧比較器、Ｉｎは定電流源、Ｃはコ
ンデンサ、Ｑ、〜Ｑ６はトランジスタ、Ｖｃｃは電源端
子、Ｖ、は基準電圧源電圧である。 なお、図中、同符号は同一または相当部を示す。 代 理 人 人 岩 層 雄第４図 ■２ 第５図 手続補正書（自発） ２、発明の名称 波形遅延回路 ３、補正をする者 事件との関係 特許出願人 代表者片山仁へ部 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号５
、補正の対象 明細書の発明の詳細な説明の欄および図面の第１図、第
３図および第４図 ６、補正の内容 （１） 明細書第３頁第１７行ないし第１８行の「信号
の立下がり」を「信号の立上がり」に訂正する。 （２） 明細書第９頁第９行の「第５図」を「第３図」
に訂正する。 （３） 明細書第９頁第１０行の「Ｑ／〜Ｑ７１」を「
Ｑ、〜Ｑ、ｊに訂正する。 （４） 図面の第１図、第３図および第４図を別紙のと
おり訂正する。 以上 第１ 図 ＣＣ 第４図 ■
を示す図である。第２図は第１図の回路の各部における
電圧の波形を示す図である。第３図はこの発明の半導体
集積回路における適用個を示す回路図である。第４図は
従来の波形遅延回路の構成を示す図である。第５図は第
４図の回路における各部の電圧波形を示す図である。 図において、１は電圧比較器、Ｉｎは定電流源、Ｃはコ
ンデンサ、Ｑ、〜Ｑ６はトランジスタ、Ｖｃｃは電源端
子、Ｖ、は基準電圧源電圧である。 なお、図中、同符号は同一または相当部を示す。 代 理 人 人 岩 層 雄第４図 ■２ 第５図 手続補正書（自発） ２、発明の名称 波形遅延回路 ３、補正をする者 事件との関係 特許出願人 代表者片山仁へ部 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号５
、補正の対象 明細書の発明の詳細な説明の欄および図面の第１図、第
３図および第４図 ６、補正の内容 （１） 明細書第３頁第１７行ないし第１８行の「信号
の立下がり」を「信号の立上がり」に訂正する。 （２） 明細書第９頁第９行の「第５図」を「第３図」
に訂正する。 （３） 明細書第９頁第１０行の「Ｑ／〜Ｑ７１」を「
Ｑ、〜Ｑ、ｊに訂正する。 （４） 図面の第１図、第３図および第４図を別紙のと
おり訂正する。 以上 第１ 図 ＣＣ 第４図 ■
Claims (3)
- （１）定電流源からの電流を受け、かつバイポーラトラ
ンジスタのオン・オフ状態に応じて充放電を行なうコン
デンサと、前記コンデンサの両端電位差と基準電位差と
を比較する電圧比較手段とを含む波形遅延回路であって
、 前記コンデンサと並列に設けられ、かつ前記コンデンサ
の充電電圧をクランプする電圧クランプ手段をさらに備
える、波形遅延回路。 - （２）前記電圧クランプ手段は、ダイオードで構成され
る、特許請求の範囲第１項記載の波形遅延回路。 - （３）前記電圧クランプ手段のクランプする電圧の値は
前記基準電圧の２倍である、特許請求の範囲第１項また
は第２項記載の波形遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59233720A JPS61112416A (ja) | 1984-11-06 | 1984-11-06 | 波形遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59233720A JPS61112416A (ja) | 1984-11-06 | 1984-11-06 | 波形遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61112416A true JPS61112416A (ja) | 1986-05-30 |
Family
ID=16959502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59233720A Pending JPS61112416A (ja) | 1984-11-06 | 1984-11-06 | 波形遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61112416A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63169716U (ja) * | 1987-04-20 | 1988-11-04 | ||
| JPH03184822A (ja) * | 1989-12-15 | 1991-08-12 | Mitsui Toatsu Chem Inc | 射出成形加工品の製造方法 |
| JPH03283911A (ja) * | 1990-03-30 | 1991-12-13 | Nec Corp | 遅延回路 |
| JP2007014081A (ja) * | 2005-06-29 | 2007-01-18 | Fuji Electric Device Technology Co Ltd | スイッチング電源制御用ｉｃ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5317384A (en) * | 1976-07-31 | 1978-02-17 | Shimadzu Corp | Mass spectrograph |
| JPS5934724A (ja) * | 1982-08-20 | 1984-02-25 | Sanyo Electric Co Ltd | 信号遅延回路 |
-
1984
- 1984-11-06 JP JP59233720A patent/JPS61112416A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5317384A (en) * | 1976-07-31 | 1978-02-17 | Shimadzu Corp | Mass spectrograph |
| JPS5934724A (ja) * | 1982-08-20 | 1984-02-25 | Sanyo Electric Co Ltd | 信号遅延回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0336110Y2 (ja) * | 1987-04-20 | 1991-07-31 | ||
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| JPH03283911A (ja) * | 1990-03-30 | 1991-12-13 | Nec Corp | 遅延回路 |
| JP2658484B2 (ja) * | 1990-03-30 | 1997-09-30 | 日本電気株式会社 | 遅延回路 |
| JP2007014081A (ja) * | 2005-06-29 | 2007-01-18 | Fuji Electric Device Technology Co Ltd | スイッチング電源制御用ｉｃ |
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