JPH0681024B2 - アナログ・スイッチ回路 - Google Patents
アナログ・スイッチ回路Info
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- JPH0681024B2 JPH0681024B2 JP59235762A JP23576284A JPH0681024B2 JP H0681024 B2 JPH0681024 B2 JP H0681024B2 JP 59235762 A JP59235762 A JP 59235762A JP 23576284 A JP23576284 A JP 23576284A JP H0681024 B2 JPH0681024 B2 JP H0681024B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/0412—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/04126—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit in bipolar transistor switches
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- Electronic Switches (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、アナログ・スイッチ回路のスイッチング応
答の改良に関する。
答の改良に関する。
［従来の技術］ 第３図は従来のアナログ・スイッチ回路の構成を示す図
である。第３図において、アナログ・スイッチ回路は、
信号入力ノードである入力端子１に与えられる信号をそ
のベース端子に受けてオン・オフする入力バイポーラト
ランジスタQ6、トランジスタQ7と、電源電位VCCが印加
される第１の電源電位ノードにその各々のエミッタ端子
が接続されてミラー回路からなる電流負荷回路を構成す
るトランジスタQ1,Q2と、トランジスタQ1の第１の電流
供給ノードであるコレクタ端子にそのコレクタ端子が接
続され、かつベース端子に第１の入力ノードを介して基
準電圧である一定のバイアス電圧VBが与えられ、かつさ
らにそのエミッタ端子がトランジスタQ6のコレクタ端子
に接続される第１のバイポーラトランジスタQ3と、トラ
ンジスタQ2の第２の電流供給ノードであるコレクタ端子
にそのコレクタが接続され、かつそのエミッタ端子がト
ランジスタQ3のエミッタ端子およびトランジスタQ1のコ
レクタ端子に接続され、かつさらにそのベース端子がト
ランジスタQ7のコレクタ端子、出力ノードおよび第２の
入力ノードである出力端子２に接続される第２のバイポ
ーラトランジスタQ4と、そのコレクタが電源電位VCCが
印加される第１の電源電位ノードに接続され、かつその
ベース端子がトランジスタQ2のコレクタ端子およびトラ
ンジスタQ4のコレクタ端子に接続され、かつさらにその
エミッタ端子がトランジスタQ4のベース端子，トランジ
スタQ7のコレクタ端子、出力ノードおよび第２の入力ノ
ードである出力端子２に接続される出力バイポーラトラ
ンジスタQ5とから構成される。スイッチ回路の出力端子
２には抵抗R1およびコンデンサC1が互いに並列に接続さ
れる充放電回路と、充放電回路の電圧と基準電圧（図示
せず）とを比較する比較器３とが接続される。
である。第３図において、アナログ・スイッチ回路は、
信号入力ノードである入力端子１に与えられる信号をそ
のベース端子に受けてオン・オフする入力バイポーラト
ランジスタQ6、トランジスタQ7と、電源電位VCCが印加
される第１の電源電位ノードにその各々のエミッタ端子
が接続されてミラー回路からなる電流負荷回路を構成す
るトランジスタQ1,Q2と、トランジスタQ1の第１の電流
供給ノードであるコレクタ端子にそのコレクタ端子が接
続され、かつベース端子に第１の入力ノードを介して基
準電圧である一定のバイアス電圧VBが与えられ、かつさ
らにそのエミッタ端子がトランジスタQ6のコレクタ端子
に接続される第１のバイポーラトランジスタQ3と、トラ
ンジスタQ2の第２の電流供給ノードであるコレクタ端子
にそのコレクタが接続され、かつそのエミッタ端子がト
ランジスタQ3のエミッタ端子およびトランジスタQ1のコ
レクタ端子に接続され、かつさらにそのベース端子がト
ランジスタQ7のコレクタ端子、出力ノードおよび第２の
入力ノードである出力端子２に接続される第２のバイポ
ーラトランジスタQ4と、そのコレクタが電源電位VCCが
印加される第１の電源電位ノードに接続され、かつその
ベース端子がトランジスタQ2のコレクタ端子およびトラ
ンジスタQ4のコレクタ端子に接続され、かつさらにその
エミッタ端子がトランジスタQ4のベース端子，トランジ
スタQ7のコレクタ端子、出力ノードおよび第２の入力ノ
ードである出力端子２に接続される出力バイポーラトラ
ンジスタQ5とから構成される。スイッチ回路の出力端子
２には抵抗R1およびコンデンサC1が互いに並列に接続さ
れる充放電回路と、充放電回路の電圧と基準電圧（図示
せず）とを比較する比較器３とが接続される。
次にこの回路の動作について説明する。まずスイッチ回
路のターンオフ時について述べる。
路のターンオフ時について述べる。
トランジスタQ6,Q7に与えられる信号の立ち上がりに応
答して、トランジスタQ1〜Q7からなるボルテージフォロ
ア回路で構成されるアナログ・スイッチ回路はオン状態
となり、出力端子２へはトランジスタQ3の基準電圧であ
るベースバイアス電圧V8と同一のレベルの電圧信号が出
力される。この出力信号によりC1,R1からなる充放電回
路は充電される。比較器はこの充放電回路の電圧レベル
を基準電圧（図示せず）と比較し、その電圧レベルと基
準電圧（図示せず）との差に応じた信号を出力する。
答して、トランジスタQ1〜Q7からなるボルテージフォロ
ア回路で構成されるアナログ・スイッチ回路はオン状態
となり、出力端子２へはトランジスタQ3の基準電圧であ
るベースバイアス電圧V8と同一のレベルの電圧信号が出
力される。この出力信号によりC1,R1からなる充放電回
路は充電される。比較器はこの充放電回路の電圧レベル
を基準電圧（図示せず）と比較し、その電圧レベルと基
準電圧（図示せず）との差に応じた信号を出力する。
次に、信号入力ノードである入力端子１に与えられる信
号の立ち下がりに応答してトランジスタQ6,Q7はオフ状
態となり、アナログ・スイッチ回路はオフ状態となる。
出力端子２の電位は、充放電回路からの時定数τ＝C1・
R1での放電により緩かな曲線を描いて低下する。
号の立ち下がりに応答してトランジスタQ6,Q7はオフ状
態となり、アナログ・スイッチ回路はオフ状態となる。
出力端子２の電位は、充放電回路からの時定数τ＝C1・
R1での放電により緩かな曲線を描いて低下する。
従来のアナログ・スイッチ回路は上述のような構成で、
入力端子に与えられる信号に応答してオン・オフ動作を
行なっていた。
入力端子に与えられる信号に応答してオン・オフ動作を
行なっていた。
［発明が解決しようとする問題点］ 第４図は、第３図の回路の入力端子および出力端子にお
ける信号の波形を示す図である。第４図において、破線
は理想の応答状態を示し、実線は第３図の回路の応答を
示す。
ける信号の波形を示す図である。第４図において、破線
は理想の応答状態を示し、実線は第３図の回路の応答を
示す。
第５図は第３図の回路の等価回路図である。第５図にお
いて、コンデンサC2はトランジスタQ2,Q4およびQ5にお
ける浮遊容量を示す。
いて、コンデンサC2はトランジスタQ2,Q4およびQ5にお
ける浮遊容量を示す。
以下、第４図および第５図を参照して問題点を説明す
る。第４図に実線で示されるように、アナログ・スイッ
チ回路のターンオフ時には出力端子にピーキングが生
じ、時定数τ＝C1・R1での出力電圧の減衰の開始時刻に
遅れが生ずる。この結果、比較器３に入力される比較電
圧に時間的なずれが生じ、比較器３からの出力の入力信
号に対する応答の遅れがもたらされるという欠点があっ
た。
る。第４図に実線で示されるように、アナログ・スイッ
チ回路のターンオフ時には出力端子にピーキングが生
じ、時定数τ＝C1・R1での出力電圧の減衰の開始時刻に
遅れが生ずる。この結果、比較器３に入力される比較電
圧に時間的なずれが生じ、比較器３からの出力の入力信
号に対する応答の遅れがもたらされるという欠点があっ
た。
このターンオフ時にピーキングが生ずる原因は、第５図
に示されるように、出力トランジスタQ2,Q4およびQ5に
おいてコレクタ−基板間に形成される浮遊容量C2にスイ
ッチ回路がオン状態の間チャージアップされた電荷が、
スイッチ回路のターンオフの瞬間にトランジスタQ5のベ
ースへ放電され、トランジスタQ5はスイッチ回路のター
ンオフ時も短時間ながらオン状態にあるからである。こ
の発明は上記した点に鑑みてなされたものであり、出力
段トランジスタの浮遊容量にチャージアップされた電荷
が、ターンオフ時に出力バイポーラトランジスタQ5のベ
ースへ流入しないようにすることを目的としている。
に示されるように、出力トランジスタQ2,Q4およびQ5に
おいてコレクタ−基板間に形成される浮遊容量C2にスイ
ッチ回路がオン状態の間チャージアップされた電荷が、
スイッチ回路のターンオフの瞬間にトランジスタQ5のベ
ースへ放電され、トランジスタQ5はスイッチ回路のター
ンオフ時も短時間ながらオン状態にあるからである。こ
の発明は上記した点に鑑みてなされたものであり、出力
段トランジスタの浮遊容量にチャージアップされた電荷
が、ターンオフ時に出力バイポーラトランジスタQ5のベ
ースへ流入しないようにすることを目的としている。
［問題点を解決するための手段］ この発明に係るアナログ・スイッチ回路は、信号入力ノ
ードへ与えられる入力信号に応答してオン・オフする入
力バイポーラトランジスタ、ベースが基準電圧を受ける
第１の入力ノードに接続され、コレクタが電流ミラー回
路からなる電流負荷回路の第１の電流供給ノードに接続
される第１のバイポーラトランジスタと、ベースが第２
の入力ノードに接続される第２のバイポーラトランジス
タとを有し、上記入力バイポーラトランジスタのオン・
オフ動作に応答動作する差動増幅回路、上記電流負荷回
路の第２の電流供給ノードと上記第２のバイポーラトラ
ンジスタのコレクタとの間に、上記第２の電流供給ノー
ドから順方向に接続されるダイオード手段、ベースが上
記第２のバイポーラトランジスタのコレクタに上記ダイ
オード手段を介して接続され、コレクタが第１の電源電
位ノードに接続され、エミッタが出力ノードおよび上記
第２の入力ノードに接続される出力バイポーラトランジ
スタ、浮遊容量にチャージアップされた電荷が、上記出
力バイポーラトランジスタのベースへ流入するのを防止
するために、上記入力信号の上記入力バイポーラトラン
ジスタをターンオフさせる遷移に同期して上記出力バイ
ポーラトランジスタの上記ベースへ逆バイアスを印加す
る逆バイアス印加手段を備えるものである。
ードへ与えられる入力信号に応答してオン・オフする入
力バイポーラトランジスタ、ベースが基準電圧を受ける
第１の入力ノードに接続され、コレクタが電流ミラー回
路からなる電流負荷回路の第１の電流供給ノードに接続
される第１のバイポーラトランジスタと、ベースが第２
の入力ノードに接続される第２のバイポーラトランジス
タとを有し、上記入力バイポーラトランジスタのオン・
オフ動作に応答動作する差動増幅回路、上記電流負荷回
路の第２の電流供給ノードと上記第２のバイポーラトラ
ンジスタのコレクタとの間に、上記第２の電流供給ノー
ドから順方向に接続されるダイオード手段、ベースが上
記第２のバイポーラトランジスタのコレクタに上記ダイ
オード手段を介して接続され、コレクタが第１の電源電
位ノードに接続され、エミッタが出力ノードおよび上記
第２の入力ノードに接続される出力バイポーラトランジ
スタ、浮遊容量にチャージアップされた電荷が、上記出
力バイポーラトランジスタのベースへ流入するのを防止
するために、上記入力信号の上記入力バイポーラトラン
ジスタをターンオフさせる遷移に同期して上記出力バイ
ポーラトランジスタの上記ベースへ逆バイアスを印加す
る逆バイアス印加手段を備えるものである。
［作用］ 以上のように構成されたこの発明のアナログ・スイッチ
回路においては、浮遊容量にチャージアップされた電荷
は、入力バイポーラトランジスタのターンオフ時に逆バ
イアス印加手段により吸収され、出力バイポーラトラン
ジスタは瞬時にオフ状態となるので、入力バイポーラト
ランジスタのターンオフ時に出力信号にピーキング現象
が生じず、この出力信号の入力信号に対する応答の遅れ
がなくなり、正確なスイッチング動作をおこなうことが
できる。
回路においては、浮遊容量にチャージアップされた電荷
は、入力バイポーラトランジスタのターンオフ時に逆バ
イアス印加手段により吸収され、出力バイポーラトラン
ジスタは瞬時にオフ状態となるので、入力バイポーラト
ランジスタのターンオフ時に出力信号にピーキング現象
が生じず、この出力信号の入力信号に対する応答の遅れ
がなくなり、正確なスイッチング動作をおこなうことが
できる。
また、出力バイポーラトランジスタのベースと差動増幅
回路における第２のバイポーラトランジスタとの間にダ
イオード手段を設けたことにより、入力バイポーラトラ
ンジスタのターンオフ時に第２のバイポーラトランジス
タから出力バイポーラトランジスタのベースへの逆電流
が流れないので、この逆電流によって第２のバイポーラ
トランジスタが破損することを抑制できる。
回路における第２のバイポーラトランジスタとの間にダ
イオード手段を設けたことにより、入力バイポーラトラ
ンジスタのターンオフ時に第２のバイポーラトランジス
タから出力バイポーラトランジスタのベースへの逆電流
が流れないので、この逆電流によって第２のバイポーラ
トランジスタが破損することを抑制できる。
［発明の実施例］ 第１図はこの発明の一実施例であるアナログ・スイッチ
回路の構成を示す図である。第１図において、第３図の
従来回路と同一部分には同一の符号が付されている。こ
の発明の特徴として、出力バイポーラトランンジスタQ5
のベースにターンオフ時に逆バイアスを印加するため
に、逆バイアス印加手段であるバイポーラトランジスタ
Q8が設けられる。トランジスタQ8はエミッタが第２の電
源電位ノード６に接続され、信号入力ノードである入力
端子１に与えられる入力信号と同期しかつ逆位相の信号
を逆バイアス入力端子４を介してそのベース端子に受
け、そのコレクタ端子を介して逆バイアス信号の立ち上
がりに同期して出力バイポーラトランジスタQ5のベース
に逆バイアスを印加する。
回路の構成を示す図である。第１図において、第３図の
従来回路と同一部分には同一の符号が付されている。こ
の発明の特徴として、出力バイポーラトランンジスタQ5
のベースにターンオフ時に逆バイアスを印加するため
に、逆バイアス印加手段であるバイポーラトランジスタ
Q8が設けられる。トランジスタQ8はエミッタが第２の電
源電位ノード６に接続され、信号入力ノードである入力
端子１に与えられる入力信号と同期しかつ逆位相の信号
を逆バイアス入力端子４を介してそのベース端子に受
け、そのコレクタ端子を介して逆バイアス信号の立ち上
がりに同期して出力バイポーラトランジスタQ5のベース
に逆バイアスを印加する。
また、第２のバイポーラトランジスタQ4のコレクタ端子
と出力バイポーラトランジスタQ5のベース端子との間に
は、逆バイアス印加時にトランジスタQ4のベース−コレ
クタ間に生ずる逆方向電流を防止するために、ダイオー
ド手段であるダイオードD1がトランジスタQ4から見て逆
方向に接続される。
と出力バイポーラトランジスタQ5のベース端子との間に
は、逆バイアス印加時にトランジスタQ4のベース−コレ
クタ間に生ずる逆方向電流を防止するために、ダイオー
ド手段であるダイオードD1がトランジスタQ4から見て逆
方向に接続される。
第２図は第１図の回路の入力端子および出力端子におけ
る信号の波形を示す図である。以下、動作について説明
する。
る信号の波形を示す図である。以下、動作について説明
する。
スイッチ回路のターンオフ時の動作は従来回路と同様に
信号入力ノードである入力端子１に与えられる入力信号
の立ち上がりに応答して、スイッチ回路はオン状態とな
る。この結果出力端子２には基準電圧であるベースバイ
アス電圧VBと同一レベルの信号が出力される。ターンオ
ン時には逆バイアス印加手段であるバイポーラトランジ
スタQ8のベースには“L"レベルの信号が与えられている
ので、トランジスタQ8はオフ状態である。
信号入力ノードである入力端子１に与えられる入力信号
の立ち上がりに応答して、スイッチ回路はオン状態とな
る。この結果出力端子２には基準電圧であるベースバイ
アス電圧VBと同一レベルの信号が出力される。ターンオ
ン時には逆バイアス印加手段であるバイポーラトランジ
スタQ8のベースには“L"レベルの信号が与えられている
ので、トランジスタQ8はオフ状態である。
次に、ターンオフ時には、信号入力ノードである入力端
子１へ与えられる入力信号の立ち下がりに応答してトラ
ンジスタQ6,Q7はオフ状態となり、スイッチ回路はオフ
状態となる。このとき、トラジスタQ8のベース端子には
逆バイアス入力端子４を介して入力端子１の入力信号の
立ち下がりに同期して立ち上がる逆バイアス信号が与え
られ、トランジスタQ8はオン状態となる。この結果、出
力バイポーラトランジスタQ5のベースは強制的に瞬時に
逆バイアス（本実施例では接地電位が与えられる）状態
となり、浮遊容量（第３図に示されるC2）に蓄積されて
いる電荷は逆バイアス印加手段であるバイポーラトラン
ジスタQ8に吸収され、出力バイポーラトランジスタQ5は
瞬時にオフ状態となる。また、トランジスタQ4のコレク
タと出力バイポーラトランジスタQ5のベース間にはダイ
オードD1が逆電流防止用に接続されているので、トラン
ジスタQ4は保護されるとともに、トランジスタQ4におけ
る蓄積電荷はスイッチ回路の動作に何ら影響を与えな
い。
子１へ与えられる入力信号の立ち下がりに応答してトラ
ンジスタQ6,Q7はオフ状態となり、スイッチ回路はオフ
状態となる。このとき、トラジスタQ8のベース端子には
逆バイアス入力端子４を介して入力端子１の入力信号の
立ち下がりに同期して立ち上がる逆バイアス信号が与え
られ、トランジスタQ8はオン状態となる。この結果、出
力バイポーラトランジスタQ5のベースは強制的に瞬時に
逆バイアス（本実施例では接地電位が与えられる）状態
となり、浮遊容量（第３図に示されるC2）に蓄積されて
いる電荷は逆バイアス印加手段であるバイポーラトラン
ジスタQ8に吸収され、出力バイポーラトランジスタQ5は
瞬時にオフ状態となる。また、トランジスタQ4のコレク
タと出力バイポーラトランジスタQ5のベース間にはダイ
オードD1が逆電流防止用に接続されているので、トラン
ジスタQ4は保護されるとともに、トランジスタQ4におけ
る蓄積電荷はスイッチ回路の動作に何ら影響を与えな
い。
この結果、第２図に示されるように、スイッチ回路のタ
ーンオフ時にはピーキング現象が生じず時定数τ＝C1・
R1で減衰する理想的な出力電圧が出力される。
ーンオフ時にはピーキング現象が生じず時定数τ＝C1・
R1で減衰する理想的な出力電圧が出力される。
なお、本実施例においては、出力端子２にはコンデンサ
C,抵抗Ｒからなる充放電回路と比較器３が設けられてい
るが、外部回路はこれに限定されないことは言うまでも
ない。たとえば、外部回路を電圧ホールド用コンデンサ
としてサンプル／ホールド回路とすることも可能であ
る。
C,抵抗Ｒからなる充放電回路と比較器３が設けられてい
るが、外部回路はこれに限定されないことは言うまでも
ない。たとえば、外部回路を電圧ホールド用コンデンサ
としてサンプル／ホールド回路とすることも可能であ
る。
［発明の効果］ 以上のように、この発明においては、入力バイポーラト
ランジスタのターンオフ時に、出力バイポーラトランジ
スタのベースに付随する浮遊容量に蓄積された電荷が逆
バイアス印加手段により吸収されるので、この入力バイ
ポーラトランジスタのターンオフ時に出力信号にピーキ
ング現象などが生じず、入力信号に正確に応答したスイ
ッチング動作を行うアナログ・スイッチ回路を得ること
ができる。また、入力バイポーラトランジスタのターン
オフ時に、ダイオード手段により差動増幅回路における
第２のバイポーラトランジスタから出力バイポーラトラ
ンジスタのベースに逆電流が流れないので、この逆電流
によって第２のバイポーラトランジスタが破損すること
が抑制されたアナログ・スイッチ回路を得ることができ
る。
ランジスタのターンオフ時に、出力バイポーラトランジ
スタのベースに付随する浮遊容量に蓄積された電荷が逆
バイアス印加手段により吸収されるので、この入力バイ
ポーラトランジスタのターンオフ時に出力信号にピーキ
ング現象などが生じず、入力信号に正確に応答したスイ
ッチング動作を行うアナログ・スイッチ回路を得ること
ができる。また、入力バイポーラトランジスタのターン
オフ時に、ダイオード手段により差動増幅回路における
第２のバイポーラトランジスタから出力バイポーラトラ
ンジスタのベースに逆電流が流れないので、この逆電流
によって第２のバイポーラトランジスタが破損すること
が抑制されたアナログ・スイッチ回路を得ることができ
る。
第１図はこの発明の一実施例であるアナログ・スイッチ
回路の構成を示す図である。第２図は第１図の入出力端
子および逆バイアス入力端子における信号の波形を示す
図である。第３図は従来のアナログ・スイッチ回路の構
成を示す図である。第４図は第３図の入力および出力端
子における信号の波形を示す図である。第５図は第３図
の回路の等価回路図である。 図において、１は入力端子、２は出力端子、４は逆バイ
アス入力端子、５は第１の電源電位ノード、６は第２の
電源電位ノード、Q1〜Q8はバイポーラトランジスタ、D1
はダイオード。 なお、図中、同符号は同一または相当部を示す。
回路の構成を示す図である。第２図は第１図の入出力端
子および逆バイアス入力端子における信号の波形を示す
図である。第３図は従来のアナログ・スイッチ回路の構
成を示す図である。第４図は第３図の入力および出力端
子における信号の波形を示す図である。第５図は第３図
の回路の等価回路図である。 図において、１は入力端子、２は出力端子、４は逆バイ
アス入力端子、５は第１の電源電位ノード、６は第２の
電源電位ノード、Q1〜Q8はバイポーラトランジスタ、D1
はダイオード。 なお、図中、同符号は同一または相当部を示す。
Claims (2)
- 【請求項１】信号入力ノードへ与えられる入力信号に応
答してオン・オフする入力バイポーラトランジスタ、 ベースが基準電圧を受ける第１の入力ノードに接続さ
れ、コレクタが電流ミラー回路からなる電流負荷回路の
第１の電流供給ノードに接続される第１のバイポーラト
ランジスタと、ベースが第２の入力ノードに接続される
第２のバイポーラトランジスタとを有し、上記入力バイ
ポーラトランジスタのオン・オフ動作に応答動作する差
動増幅回路、 上記電流負荷回路の第２の電流供給ノードと上記第２の
バイポーラトランジスタのコレクタとの間に、上記第２
の電流供給ノードから順方向に接続されるダイオード手
段、 ベースが上記第２のバイポーラトランジスタのコレクタ
に上記ダイオード手段を介して接続され、コレクタが第
１の電源電位ノードに接続され、エミッタが出力ノード
および上記第２の入力ノードに接続される出力バイポー
ラトランジスタ、 浮遊容量にチャージアップされた電荷が、上記出力バイ
ポーラトランジスタのベースへ流入するのを防止するた
めに、上記入力信号の上記入力バイポーラトランジスタ
をターンオフさせる遷移に同期して上記出力バイポーラ
トランジスタの上記ベースへ逆バイアスを印加する逆バ
イアス印加手段を備える、アナログ・スイッチ回路。 - 【請求項２】逆バイアス印加手段は、入力信号の入力バ
イポーラトランジスタをターンオフさせる遷移に同期
し、上記入力信号と逆位相となる信号をベースに受け、
コレクタが出力バイポーラトランジスタのベースに接続
され、エミッタが第２の電源電位ノードに接続されるバ
イポーラトランジスタを備えることを特徴とする、特許
請求の範囲第１項記載のアナログ・スイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59235762A JPH0681024B2 (ja) | 1984-11-08 | 1984-11-08 | アナログ・スイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59235762A JPH0681024B2 (ja) | 1984-11-08 | 1984-11-08 | アナログ・スイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61114614A JPS61114614A (ja) | 1986-06-02 |
| JPH0681024B2 true JPH0681024B2 (ja) | 1994-10-12 |
Family
ID=16990856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59235762A Expired - Fee Related JPH0681024B2 (ja) | 1984-11-08 | 1984-11-08 | アナログ・スイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0681024B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0262112A (ja) * | 1988-08-29 | 1990-03-02 | Matsushita Electric Ind Co Ltd | アナログスイッチ回路の出力リーク除去回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55159630A (en) * | 1979-05-30 | 1980-12-11 | Mitsubishi Electric Corp | Analog switch |
| JPS58123211A (ja) * | 1982-01-19 | 1983-07-22 | Fuji Electric Co Ltd | トランジスタのベ−ス回路 |
-
1984
- 1984-11-08 JP JP59235762A patent/JPH0681024B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61114614A (ja) | 1986-06-02 |
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