JP2512916B2 - サンプリングホ−ルド回路 - Google Patents
サンプリングホ−ルド回路Info
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- JP2512916B2 JP2512916B2 JP61271889A JP27188986A JP2512916B2 JP 2512916 B2 JP2512916 B2 JP 2512916B2 JP 61271889 A JP61271889 A JP 61271889A JP 27188986 A JP27188986 A JP 27188986A JP 2512916 B2 JP2512916 B2 JP 2512916B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、サンプリングホールド回路にかかわり、特
に高速サンプリング動作を行わせるときに有用なサンプ
リングホールド回路に関するものである。
に高速サンプリング動作を行わせるときに有用なサンプ
リングホールド回路に関するものである。
IC化されたサンプリングホールド回路において、差動
増幅器と電流源との間にそれぞれ２個のトランジスタを
接続し、カレントミラー回路がサンプリングホールド期
間にもオン状態となるように前記２個のトランジスタに
よって分流制御し、これによって被サンプリング源が高
速でスイッチングされたときでも位相遅れのないリニア
なサンプリング電圧が得られるようにしたものである。
増幅器と電流源との間にそれぞれ２個のトランジスタを
接続し、カレントミラー回路がサンプリングホールド期
間にもオン状態となるように前記２個のトランジスタに
よって分流制御し、これによって被サンプリング源が高
速でスイッチングされたときでも位相遅れのないリニア
なサンプリング電圧が得られるようにしたものである。
第２図は、従来例のIC化されたサンプリングホールド
回路100を示している。このサンプリングホールド回路1
00は差動増幅器１、カレントミラー回路２、ホールド用
コンデンサＣ、電流源Ｊ、スイッチング回路３でその主
要部が構成されている。差動増幅器１はカレントミラー
回路２との接続により能動負荷を用いた電流モード型の
差動増幅器となっている。
回路100を示している。このサンプリングホールド回路1
00は差動増幅器１、カレントミラー回路２、ホールド用
コンデンサＣ、電流源Ｊ、スイッチング回路３でその主
要部が構成されている。差動増幅器１はカレントミラー
回路２との接続により能動負荷を用いた電流モード型の
差動増幅器となっている。
入力端４には被サンプリング信号源Ｓが接続され、出
力端５からはサンプリング信号S.S.Oが得られる。差動
増幅器１は１対のNPN型のトランジスタQ1,Q2で構成さ
れ、出力端５の信号をトランジスタQ2のベースに帰還す
ることによって電圧ホロアで利得が１となるように形成
されている。
力端５からはサンプリング信号S.S.Oが得られる。差動
増幅器１は１対のNPN型のトランジスタQ1,Q2で構成さ
れ、出力端５の信号をトランジスタQ2のベースに帰還す
ることによって電圧ホロアで利得が１となるように形成
されている。
カレントミラー回路２はダイオードＤ、PNP型ののト
ランジスタQ3で構成され、差動増幅器１に流入する１対
の出力電流I,Iが等しくなるようにする。又スイッチン
グ回路３は２個のNPN型のトランジスタQ4,Q5とサンプリ
ングパルス源S.Pとで構成されている。
ランジスタQ3で構成され、差動増幅器１に流入する１対
の出力電流I,Iが等しくなるようにする。又スイッチン
グ回路３は２個のNPN型のトランジスタQ4,Q5とサンプリ
ングパルス源S.Pとで構成されている。
このような構成において、サンプリング期間にはサン
プリングパルス源S.PのサンプリングパルスS.S.Pの立上
りによりNPN型のトランジスタQ4を導通し、差動増幅器
１の１対のNPN型のトランジスタQ1,Q2をオンにする。そ
して差動増幅器１によって形成されている電圧ホロア回
路により入力端４の被サンプリング信号S.S.iと同一信
号がホールド用コンデンサＣに瞬時に充電される。すな
わち、カレントミラー回路２から１対の出力電流I,Iは
電流源Ｊ及びホールドコンデンサＣに流出入し、被サン
プル信号源による１対のトランジスタQ1,Q2のエミッタ
電流のアンバランス分がコンデンサＣに充放電されるも
のである。
プリングパルス源S.PのサンプリングパルスS.S.Pの立上
りによりNPN型のトランジスタQ4を導通し、差動増幅器
１の１対のNPN型のトランジスタQ1,Q2をオンにする。そ
して差動増幅器１によって形成されている電圧ホロア回
路により入力端４の被サンプリング信号S.S.iと同一信
号がホールド用コンデンサＣに瞬時に充電される。すな
わち、カレントミラー回路２から１対の出力電流I,Iは
電流源Ｊ及びホールドコンデンサＣに流出入し、被サン
プル信号源による１対のトランジスタQ1,Q2のエミッタ
電流のアンバランス分がコンデンサＣに充放電されるも
のである。
次に、ホールド期間には差動増幅器１、カレントミラ
ー回路２、スイッチング回路３の各NPN型のトランジス
タQ1,Q2、ダイオードＤ、PNP型のトランジスタQ3及びNP
N型のトランジスタQ4はすべてオフとなり、ホールド用
コンデンサＣはサンプリング時の電圧を保持する。
ー回路２、スイッチング回路３の各NPN型のトランジス
タQ1,Q2、ダイオードＤ、PNP型のトランジスタQ3及びNP
N型のトランジスタQ4はすべてオフとなり、ホールド用
コンデンサＣはサンプリング時の電圧を保持する。
IC化されたこのようなサンプリングホールド回路は、
同一シリコン基板上にバーチカル構造でNPN型のトラン
ジスタを製造すると共に通常はラテラル構造でPNP型の
トランジスタQ3を形成している。
同一シリコン基板上にバーチカル構造でNPN型のトラン
ジスタを製造すると共に通常はラテラル構造でPNP型の
トランジスタQ3を形成している。
ところで、バーチカル構造とラテラル構造とではその
高周波帯域でのスイッチング特性が大巾に異なる。すな
わち、前者が高速で後者が低速である。例えば、トラン
ジッション周波数fT前者が数GHzのオーダに対し、後者
は数MHzのオーダとなっている。そこで両者のスイッチ
ング特性を近接させるためにラテラル構造からバーチカ
ル構造のPNP型のトランジスタを用いると、この場合に
はかえって製造工程が増し、チップ自体の製造コストが
上がる。したがって、従来よりスイッチング特性を無視
してより廉価なバーチカル構造のNPN型のトランジスタ
とラテラル構造のPNP型のトランジスタQ3とを用いてサ
ンプリングホールド回路を構成していた。
高周波帯域でのスイッチング特性が大巾に異なる。すな
わち、前者が高速で後者が低速である。例えば、トラン
ジッション周波数fT前者が数GHzのオーダに対し、後者
は数MHzのオーダとなっている。そこで両者のスイッチ
ング特性を近接させるためにラテラル構造からバーチカ
ル構造のPNP型のトランジスタを用いると、この場合に
はかえって製造工程が増し、チップ自体の製造コストが
上がる。したがって、従来よりスイッチング特性を無視
してより廉価なバーチカル構造のNPN型のトランジスタ
とラテラル構造のPNP型のトランジスタQ3とを用いてサ
ンプリングホールド回路を構成していた。
そのため、サンプリングホールド回路としてのスイッ
チング特性は低速のラテラル構造のPNP型のトランジス
タQ3で一義的に拘束されてしまい、例えばCCDカメラに
使用されているようにサンプリング周波数fPが14MHz以
上の高速サンプリング周波数を必要とする場合などで
は、理想的なサンプリング動作が行えないという問題が
あった。そしてこのようにサンプリング動作が不正確に
なると映像信号の画質を悪くすることになる。
チング特性は低速のラテラル構造のPNP型のトランジス
タQ3で一義的に拘束されてしまい、例えばCCDカメラに
使用されているようにサンプリング周波数fPが14MHz以
上の高速サンプリング周波数を必要とする場合などで
は、理想的なサンプリング動作が行えないという問題が
あった。そしてこのようにサンプリング動作が不正確に
なると映像信号の画質を悪くすることになる。
本発明は、かかる問題点にかんがみてなされたもの
で、リニアな高速サンプリング動作を行うことのできる
サンプリングホールド回路を提供することを目的として
なされたものである。
で、リニアな高速サンプリング動作を行うことのできる
サンプリングホールド回路を提供することを目的として
なされたものである。
本発明による第１図のサンプリングホールド回路200
は、差動増幅器１の１対のトランジスタQ1,Q2のコレク
タ電極と電極源Ｊとの間にそれぞれ接続される２個の分
流用トランジスタQ5Q6を設けて、カレントミラー回路２
がサンプリングホールド期間にスイッチングを行わず常
時オン状態となるようにすると共にサンプリング期間に
は被サンプリング信号S.S.iの同一信号がホールド用コ
ンデンサＣに充放電されるようにしている。
は、差動増幅器１の１対のトランジスタQ1,Q2のコレク
タ電極と電極源Ｊとの間にそれぞれ接続される２個の分
流用トランジスタQ5Q6を設けて、カレントミラー回路２
がサンプリングホールド期間にスイッチングを行わず常
時オン状態となるようにすると共にサンプリング期間に
は被サンプリング信号S.S.iの同一信号がホールド用コ
ンデンサＣに充放電されるようにしている。
本発明のサンプリングホールド回路200においては、
差動増幅器が能動化されたサンプリング期間にはホール
ド用コンデンサＣは被サンプリング信号と同一の信号が
充電されると共に、ホールド期間にはカレントミラー回
路２の１対の電流I,Iを２個のトランジスタQ5,Q6によっ
て吸収する。
差動増幅器が能動化されたサンプリング期間にはホール
ド用コンデンサＣは被サンプリング信号と同一の信号が
充電されると共に、ホールド期間にはカレントミラー回
路２の１対の電流I,Iを２個のトランジスタQ5,Q6によっ
て吸収する。
したがって、サンプリング速度はカレントミラー回路
２のラテラル構造のPNP型のトランジスタQ3の低速スイ
ッチング特性に拘束されず、他のバーチカル構造のNPN
型のトランジスタの高速スイッチング特性に支配される
ことになる。
２のラテラル構造のPNP型のトランジスタQ3の低速スイ
ッチング特性に拘束されず、他のバーチカル構造のNPN
型のトランジスタの高速スイッチング特性に支配される
ことになる。
第１図は、本発明によるIC化されたサンプリングホー
ルド回路の実施例を示す。なお、従来と同一のものは同
一符号を記しその詳説を省く。
ルド回路の実施例を示す。なお、従来と同一のものは同
一符号を記しその詳説を省く。
本発明のサンプリングホールド回路200は差動増幅器
の１対のNPN型のトランジスタQ1,Q2のコレクタ電極と電
流源Ｊとの間に前者にはコレクタ電極が後者にはエミッ
タ電極がそれぞれ個別に接続される２個のNPN型のトラ
ンジスタQ5,Q6を設けている。２個のNPN型のトランジス
タQ5,Q6のベース及びエミッタ電極はそれぞれスイッチ
ング回路３のサンプリングパルス源S.P及びスイッチン
グ回路３のNPN型のトランジスタQ4のエミッタ電極，電
極源Ｊに接続されている。
の１対のNPN型のトランジスタQ1,Q2のコレクタ電極と電
流源Ｊとの間に前者にはコレクタ電極が後者にはエミッ
タ電極がそれぞれ個別に接続される２個のNPN型のトラ
ンジスタQ5,Q6を設けている。２個のNPN型のトランジス
タQ5,Q6のベース及びエミッタ電極はそれぞれスイッチ
ング回路３のサンプリングパルス源S.P及びスイッチン
グ回路３のNPN型のトランジスタQ4のエミッタ電極，電
極源Ｊに接続されている。
なお他の構成は従来のものとほぼ同一である。
このような構成において、サンプリング期間にはスイ
ッチング回路３のNPN型のトランジスタQ4及び差動増幅
器１の１対のNPN型のQ1,Q2がオンとなり、上記２個のNP
N型のトランジスタQ5,Q6がオフとなる。被サンプリング
信号S.S.iに対応するカレントミラー回路２の出力電流
の瞬時値ｉがPNP型のトランジスタQ3からホールド用コ
ンデンサＣに流入する。次に、ホールド期間にはスイッ
チング回路３のNPN型のトランジスタQ4及び差動増幅器
１の１対のNPN型のトランジスタQ1,Q2がオフとなり、上
記２個のNPN型のトランジスタQ5,Q6がオンとなる。
ッチング回路３のNPN型のトランジスタQ4及び差動増幅
器１の１対のNPN型のQ1,Q2がオンとなり、上記２個のNP
N型のトランジスタQ5,Q6がオフとなる。被サンプリング
信号S.S.iに対応するカレントミラー回路２の出力電流
の瞬時値ｉがPNP型のトランジスタQ3からホールド用コ
ンデンサＣに流入する。次に、ホールド期間にはスイッ
チング回路３のNPN型のトランジスタQ4及び差動増幅器
１の１対のNPN型のトランジスタQ1,Q2がオフとなり、上
記２個のNPN型のトランジスタQ5,Q6がオンとなる。
そして、このホール期間にはカレントミラー回路２の
１対の出力電流I,Iは２個のNPN型のトランジスタQ5,Q6
によってすべて電流源Ｊに吸収されてホールド用コンデ
ンサＣに充電されることはない。したがって、カレント
ミラー回路２のPNP型のトランジスタQ3は特にサンプリ
ング期間にオン・オフを繰返す必要がなくなり、そのス
イッチング特性の低速性がサンプリング動作に悪い影響
を与えることがない。
１対の出力電流I,Iは２個のNPN型のトランジスタQ5,Q6
によってすべて電流源Ｊに吸収されてホールド用コンデ
ンサＣに充電されることはない。したがって、カレント
ミラー回路２のPNP型のトランジスタQ3は特にサンプリ
ング期間にオン・オフを繰返す必要がなくなり、そのス
イッチング特性の低速性がサンプリング動作に悪い影響
を与えることがない。
第３図は、本発明のサンプリングホールド回路200で
測定した各部の信号波形を示すもので、同図（Ａ）の波
形は被サンプリング信号S.S.iを示し、同図（Ｂ）のサ
ンプリングパルスS.S.Pのサンプリング周波数fSの立上
りに対して、同図（Ｃ）の実線で示す通り、サンプリン
グホールド信号S.S.Oは、バーチカル構造のNPN型のトラ
ンジスタの高速スイッチング特性、すなわちトランジシ
ョン周波数fT＝１〜2GHzで立上がるので、立上り立下が
り時のタイムラグでもなく、ほぼ完全な段階波が得られ
る。これに対して分流用のトランジスタQ5,Q6が使用さ
れていないときは低速のPNP型のトランジスタQ3がサン
プリング時にスイッチングされることになるから、第３
図の点線で示すように立上がり、立下がりにおくれ時間
td及びtsが付加され、アクイジョンタイム及びセトリン
グタイムが悪くなって理想的なサンプリング動作ができ
ない。
測定した各部の信号波形を示すもので、同図（Ａ）の波
形は被サンプリング信号S.S.iを示し、同図（Ｂ）のサ
ンプリングパルスS.S.Pのサンプリング周波数fSの立上
りに対して、同図（Ｃ）の実線で示す通り、サンプリン
グホールド信号S.S.Oは、バーチカル構造のNPN型のトラ
ンジスタの高速スイッチング特性、すなわちトランジシ
ョン周波数fT＝１〜2GHzで立上がるので、立上り立下が
り時のタイムラグでもなく、ほぼ完全な段階波が得られ
る。これに対して分流用のトランジスタQ5,Q6が使用さ
れていないときは低速のPNP型のトランジスタQ3がサン
プリング時にスイッチングされることになるから、第３
図の点線で示すように立上がり、立下がりにおくれ時間
td及びtsが付加され、アクイジョンタイム及びセトリン
グタイムが悪くなって理想的なサンプリング動作ができ
ない。
なお、本実施例においてカレントミラー回路２は、h
feキャンセル回路を採用したカレントミラー回路、例え
ばウィルソンタイプのものを用いて１対の出力電流i,i
の電流バランス精度を向上させてもよい。また、２個の
NPN型のトランジスタQ5,Q6のエミッタ電極ラインに抵抗
を増設してエミッタ電流のバランス精度を向上させても
よい。
feキャンセル回路を採用したカレントミラー回路、例え
ばウィルソンタイプのものを用いて１対の出力電流i,i
の電流バランス精度を向上させてもよい。また、２個の
NPN型のトランジスタQ5,Q6のエミッタ電極ラインに抵抗
を増設してエミッタ電流のバランス精度を向上させても
よい。
以上のように、本発明のサンプリングホールド回路に
よれば、低速のPNP型トランジスタからなるカレントミ
ラー回路がスイッチングを行わず常時オン状態となり、
サンプリング期間のみ被サンプリング信号がホールド用
コンデンサに充電されるように構成したので、高速スイ
ッチング特性が得られ、理想的な高速サンプリングホー
ルドが行なわれるという効果を奏するものである。
よれば、低速のPNP型トランジスタからなるカレントミ
ラー回路がスイッチングを行わず常時オン状態となり、
サンプリング期間のみ被サンプリング信号がホールド用
コンデンサに充電されるように構成したので、高速スイ
ッチング特性が得られ、理想的な高速サンプリングホー
ルドが行なわれるという効果を奏するものである。
第１図は、本発明によるIC化されたサンプリングホール
ド回路の実施例を示すブロック図、第２図は従来のサン
プリングホールド回路を示すブロック図、第３図
（Ａ），（Ｂ），（Ｃ）はそれぞれ被サンプリング信
号，サンプリングパルス，サンプリングホールド信号を
示す波形図である。 図中、１は差動増幅器、２はカレントミラー回路、３は
スイッチング回路、Q1,Q2,Q3,Q4,Q5,Q6はNPN型のトラン
ジスタ、ＱはNPN型のトランジスタ、Ｄはダイオード、
Ｃはホールド用コンデンサ、Ｓは被サンプリング信号
源、Ｊは電流源、S.Pはサンプリングパルス源を示す。
ド回路の実施例を示すブロック図、第２図は従来のサン
プリングホールド回路を示すブロック図、第３図
（Ａ），（Ｂ），（Ｃ）はそれぞれ被サンプリング信
号，サンプリングパルス，サンプリングホールド信号を
示す波形図である。 図中、１は差動増幅器、２はカレントミラー回路、３は
スイッチング回路、Q1,Q2,Q3,Q4,Q5,Q6はNPN型のトラン
ジスタ、ＱはNPN型のトランジスタ、Ｄはダイオード、
Ｃはホールド用コンデンサ、Ｓは被サンプリング信号
源、Ｊは電流源、S.Pはサンプリングパルス源を示す。
Claims (1)
- 【請求項１】電圧ホロワー回路とされている差動増幅器
と、 前記差動増幅器の１対のトランジスタのコレクタ電極の
それぞれに接続されるカレントミラー回路と、前記差動
増幅器の出力端に接続されたホールド用コンデンサと、
前記差動増幅器の１対のトランジスタのエミッタ電極に
接続された電流源と、前記カレントミラー回路と前記電
流源との間にコレクタ電極及びエミッタ電極がそれぞれ
個別に接続された２個の分流用トランジスタとからな
り、サンプリング期間には前記差動増幅器が能動化され
て前記差動増幅器の入力端に接続されている被サンプリ
ング信号を前記ホールド用コンデンサに保持すると共
に、ホールド期間には前記２個の分流用トランジスタが
導通して前記カレントミラー回路の１対の出力電流を吸
収するようにしたことを特徴とするサンプリングホール
ド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61271889A JP2512916B2 (ja) | 1986-11-17 | 1986-11-17 | サンプリングホ−ルド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61271889A JP2512916B2 (ja) | 1986-11-17 | 1986-11-17 | サンプリングホ−ルド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63127498A JPS63127498A (ja) | 1988-05-31 |
| JP2512916B2 true JP2512916B2 (ja) | 1996-07-03 |
Family
ID=17506308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61271889A Expired - Fee Related JP2512916B2 (ja) | 1986-11-17 | 1986-11-17 | サンプリングホ−ルド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2512916B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5315170A (en) * | 1992-06-23 | 1994-05-24 | Raytheon Company | Track and hold circuit |
-
1986
- 1986-11-17 JP JP61271889A patent/JP2512916B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63127498A (ja) | 1988-05-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |