JP2597749B2 - ピークホールド回路 - Google Patents
ピークホールド回路Info
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- JP2597749B2 JP2597749B2 JP2316339A JP31633990A JP2597749B2 JP 2597749 B2 JP2597749 B2 JP 2597749B2 JP 2316339 A JP2316339 A JP 2316339A JP 31633990 A JP31633990 A JP 31633990A JP 2597749 B2 JP2597749 B2 JP 2597749B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ピークホールド回路に関し、特に半導体
集積回路に内蔵するのに適した回路に関するものであ
る。
集積回路に内蔵するのに適した回路に関するものであ
る。
第２図は従来のこの種のピークホールド回路の回路図
の一例である。
の一例である。
図において、１は信号入力端子、２は信号出力端子、
３は絶対値回路、４は制御信号発生器、５は引き算回
路、Pr1〜PrnとPp1〜Ppnは、ピーク値サンプルホールド
回路、Cr1〜CrnとCp1〜Cpnはホールドコンデンサ、Hr1
〜HrnとHp1〜Hpnはバッファ回路、Qr1〜Qr7とQp1〜Qp7
はトランジスタ、Iar1〜Iarn，Iap1〜Iapn，Ibr1〜
Ibrn，Ibp1〜Ibpn，IcrおよびIcpは定電流源である。ま
た、S1〜Snはサンプリング信号入力端子、C1〜Cnはホー
ルドコンデンサ放電用信号入力端子である。これらの入
力端子に印加する信号および各時間のピーク値を信号出
力端子に出力するタイミングを決定する制御信号発生器
４の出力制御信号O1〜Onのタイミングチャートを第３図
に示す。
３は絶対値回路、４は制御信号発生器、５は引き算回
路、Pr1〜PrnとPp1〜Ppnは、ピーク値サンプルホールド
回路、Cr1〜CrnとCp1〜Cpnはホールドコンデンサ、Hr1
〜HrnとHp1〜Hpnはバッファ回路、Qr1〜Qr7とQp1〜Qp7
はトランジスタ、Iar1〜Iarn，Iap1〜Iapn，Ibr1〜
Ibrn，Ibp1〜Ibpn，IcrおよびIcpは定電流源である。ま
た、S1〜Snはサンプリング信号入力端子、C1〜Cnはホー
ルドコンデンサ放電用信号入力端子である。これらの入
力端子に印加する信号および各時間のピーク値を信号出
力端子に出力するタイミングを決定する制御信号発生器
４の出力制御信号O1〜Onのタイミングチャートを第３図
に示す。
次に第２図の回路の動作を、第３図のタイミングチャ
ートを用いて説明する。
ートを用いて説明する。
信号入力端子１に加えられた入力信号は絶対値回路３
で全波整流された後、ピーク値サンプルホールド回路P
P1〜PPnに入力される。ピーク値サンプルホールド回路
では、サンプリング信号がハイ電圧の時間内での入力信
号のピーク値に対応した電圧がホールド用コンデンサC
P1〜CPnに出力される。サンプリング信号がロウ電圧の
ときは、このコンデンサによってサンプリングされたピ
ーク値に対応された電圧が保持される。適当な時間間隔
でサンプルホールドされた各時間のピーク値に対応した
電圧は制御信号発生器４の出力制御信号によって順番に
信号出力端子２に出力される。
で全波整流された後、ピーク値サンプルホールド回路P
P1〜PPnに入力される。ピーク値サンプルホールド回路
では、サンプリング信号がハイ電圧の時間内での入力信
号のピーク値に対応した電圧がホールド用コンデンサC
P1〜CPnに出力される。サンプリング信号がロウ電圧の
ときは、このコンデンサによってサンプリングされたピ
ーク値に対応された電圧が保持される。適当な時間間隔
でサンプルホールドされた各時間のピーク値に対応した
電圧は制御信号発生器４の出力制御信号によって順番に
信号出力端子２に出力される。
例えば出力制御信号O1がハイ電圧のときは、トランジ
スタQP6がオン、トランジスタQP7がオフとなるので、ト
ランジスタQP3と定電流源Icpからなるエミッタフォロワ
回路が働き、第３図のタイミングチャートでＡ区間と示
したピーク値に対応した電圧が、ホールドコンデンサの
バッファである、トランジスタQP1と定電流源IaP1およ
びQP2と定電流源IbP1からなる２つのエミッタフォロワ
回路と、引き算回路５を通して信号出力端子２に出力さ
れる。
スタQP6がオン、トランジスタQP7がオフとなるので、ト
ランジスタQP3と定電流源Icpからなるエミッタフォロワ
回路が働き、第３図のタイミングチャートでＡ区間と示
したピーク値に対応した電圧が、ホールドコンデンサの
バッファである、トランジスタQP1と定電流源IaP1およ
びQP2と定電流源IbP1からなる２つのエミッタフォロワ
回路と、引き算回路５を通して信号出力端子２に出力さ
れる。
なお、この回路例では引き算回路５の負入力端子には
絶対値回路３の基準電圧をサンプルホールドした信号が
入力され、サンプルホールド動作で発生する誤差電圧を
キャンセルできるようにしてある。
絶対値回路３の基準電圧をサンプルホールドした信号が
入力され、サンプルホールド動作で発生する誤差電圧を
キャンセルできるようにしてある。
従来の回路ではホールドコンデンサがバッファである
エミッタフォロワ回路のトランジスタのベースに接続さ
れているので、ホールド時にはベース電流によってコン
デンサの電荷が徐々に放電され、第３図のタイミングチ
ャートに示したように時間が経過するとサンプリング直
後の電圧とΔＶだけの誤差が発生するようになる。
エミッタフォロワ回路のトランジスタのベースに接続さ
れているので、ホールド時にはベース電流によってコン
デンサの電荷が徐々に放電され、第３図のタイミングチ
ャートに示したように時間が経過するとサンプリング直
後の電圧とΔＶだけの誤差が発生するようになる。
この誤差を小さくするためには、ホールドコンデンサ
の容量を大きくしなければならず、特に半導体集積回路
化する場合は容量が大きいため集積回路に内蔵できない
という問題があった。
の容量を大きくしなければならず、特に半導体集積回路
化する場合は容量が大きいため集積回路に内蔵できない
という問題があった。
この発明は、上記のような問題点を解消するためにな
されたもので、ホールド用のコンデンサの容量を小さく
でき、集積回路に内蔵できるようにしたピークホールド
回路を得ることを目的とする。
されたもので、ホールド用のコンデンサの容量を小さく
でき、集積回路に内蔵できるようにしたピークホールド
回路を得ることを目的とする。
〔課題を解決するための手段〕 この発明にかかるピークホールド回路は、適当な時間
間隔で複数回ピークホールドした各時間のピーク値を保
持する複数個のホールド用のコンデンサにベースが接続
される複数個のエミッタフォロワ用のトランジスタのエ
ミッタ電流を、後段に出力する時間だけ流れるように
し、入力信号の基準電圧も入力信号と同じ手段でピーク
ホールドし、入力信号側のエミッタフォロワの出力電圧
と、基準電圧側のエミッタフォロワの出力電圧とを引き
算し、ピークホールドにより発生する誤差をキャンセル
するようにしたものである。
間隔で複数回ピークホールドした各時間のピーク値を保
持する複数個のホールド用のコンデンサにベースが接続
される複数個のエミッタフォロワ用のトランジスタのエ
ミッタ電流を、後段に出力する時間だけ流れるように
し、入力信号の基準電圧も入力信号と同じ手段でピーク
ホールドし、入力信号側のエミッタフォロワの出力電圧
と、基準電圧側のエミッタフォロワの出力電圧とを引き
算し、ピークホールドにより発生する誤差をキャンセル
するようにしたものである。
この発明においては、ピーク値のホールド用のコンデ
ンサのバッファ用のエミッタフォロワ用のトランジスタ
のエミッタ電流を後段に出力する時間だけ流すように
し、それ以外の時間には流れないようにし、更に同じ手
段でピークホールドした入力信号の基準電圧によって誤
差をキャンセルするようにしたので、ベース電流による
コンデンサの電荷の放電の影響を小さくすることができ
る。
ンサのバッファ用のエミッタフォロワ用のトランジスタ
のエミッタ電流を後段に出力する時間だけ流すように
し、それ以外の時間には流れないようにし、更に同じ手
段でピークホールドした入力信号の基準電圧によって誤
差をキャンセルするようにしたので、ベース電流による
コンデンサの電荷の放電の影響を小さくすることができ
る。
以下、この発明の実施例を図について説明する。
第１図はこの発明の一実施例によるピークホールド回
路を示す。図において、QP4とQP5はホールドコンデンサ
のバッファ用エミッタフォロワ回路のコレクタ電流をオ
ン／オフするために設けたトランジスタである。IaPとI
bPはエミッタフォロワ用の定電流源であり、各時間のピ
ーク値ホールド用コンデンサのバッファ回路で共通に使
用するようにしている。
路を示す。図において、QP4とQP5はホールドコンデンサ
のバッファ用エミッタフォロワ回路のコレクタ電流をオ
ン／オフするために設けたトランジスタである。IaPとI
bPはエミッタフォロワ用の定電流源であり、各時間のピ
ーク値ホールド用コンデンサのバッファ回路で共通に使
用するようにしている。
次に動作について説明する。第３図のタイミングチャ
ートで出力制御信号O1がハイ電圧のときは、トランジス
タQP4とQP5がオンになり、定電流源IaPとIbPの電流がそ
れぞれトランジスタQP1とQP2のエミッタ電流として流れ
てエミッタフォロワ回路が動作するので、信号出力端子
２にはタイミングチャートでＡ区間と示した時間内のピ
ーク値に対応した電圧が出力される。
ートで出力制御信号O1がハイ電圧のときは、トランジス
タQP4とQP5がオンになり、定電流源IaPとIbPの電流がそ
れぞれトランジスタQP1とQP2のエミッタ電流として流れ
てエミッタフォロワ回路が動作するので、信号出力端子
２にはタイミングチャートでＡ区間と示した時間内のピ
ーク値に対応した電圧が出力される。
出力制御信号O1がロウ電圧のときはトランジスタQP4
がオフになり、トランジスタQP1のエミッタ電流が流れ
なくなるので、トランジスタQP1のベース電流によるコ
ンデンサCP1の電荷の放電が起こらなくなる。従って、
コンデンサに小容量のものが使用できるので、集積回路
化した場合でもコンデンサを内蔵して外付部品を削減で
きるという効果がある。
がオフになり、トランジスタQP1のエミッタ電流が流れ
なくなるので、トランジスタQP1のベース電流によるコ
ンデンサCP1の電荷の放電が起こらなくなる。従って、
コンデンサに小容量のものが使用できるので、集積回路
化した場合でもコンデンサを内蔵して外付部品を削減で
きるという効果がある。
また、この実施例では、各時間のピーク値ホールド用
のコンデンサのバッファ回路内のエミッタフォロワ回路
に使用する定電流源IaP，IbP，IcPを全て同じものを使
用するようにしたので、定電流源の電流値のばらつきに
よる各時間の違いによる誤差を小さくすることができ、
精度のよいピークホールド回路を得ることができる。
のコンデンサのバッファ回路内のエミッタフォロワ回路
に使用する定電流源IaP，IbP，IcPを全て同じものを使
用するようにしたので、定電流源の電流値のばらつきに
よる各時間の違いによる誤差を小さくすることができ、
精度のよいピークホールド回路を得ることができる。
以上のように、この発明に係るピークホールド回路に
よれば、ピーク値のホールド用のコンデンサのバッファ
用のエミッタフォロワ用のトランジスタのエミッタ電流
を後段に出力する時間だけ流すようにし、それ以外の時
間には流れないようにし、更に同じ手段でピークホール
ドした入力信号の基準電圧によって誤差をキャンセルす
るようにしたので、ベース電流によるコンデンサの電荷
の放電の影響を小さくすることができるという効果があ
る。
よれば、ピーク値のホールド用のコンデンサのバッファ
用のエミッタフォロワ用のトランジスタのエミッタ電流
を後段に出力する時間だけ流すようにし、それ以外の時
間には流れないようにし、更に同じ手段でピークホール
ドした入力信号の基準電圧によって誤差をキャンセルす
るようにしたので、ベース電流によるコンデンサの電荷
の放電の影響を小さくすることができるという効果があ
る。
第１図はこの発明の一実施例によるピークホールド回路
を示す回路図、第２図は従来の回路を示す図、第３図は
各端子の信号波形のタイミングチャート図である。 図において、１は信号入力端子、２は信号出力端子、３
は絶対値回路、４は制御信号発生器、５は引き算回路,r
efは絶対値回路の基準電圧出力端子、Pr1〜PrnとPp1〜P
pnは、ピーク値サンプルホールド回路、S1〜Snはサンプ
リング信号入力端子、C1〜Cnはホールドコンデンサの放
電用信号入力端子、Cr1〜CrnとCp1〜Cpnはホールドコン
デンサ、Hr1〜HrnとHp1〜Hpnはバッファ回路、Qr1〜Qr7
とQp1〜Qp7はトランジスタ、Iar，Iap，Iar1〜Iarn，I
ap1〜Iapn，Ibr，Ibp，Ibr1〜Ibrn，Ibp1〜Ibpn，Icrお
よびIcpは定電流源である。 なお図中同一符号は同一又は相当部分を示す。
を示す回路図、第２図は従来の回路を示す図、第３図は
各端子の信号波形のタイミングチャート図である。 図において、１は信号入力端子、２は信号出力端子、３
は絶対値回路、４は制御信号発生器、５は引き算回路,r
efは絶対値回路の基準電圧出力端子、Pr1〜PrnとPp1〜P
pnは、ピーク値サンプルホールド回路、S1〜Snはサンプ
リング信号入力端子、C1〜Cnはホールドコンデンサの放
電用信号入力端子、Cr1〜CrnとCp1〜Cpnはホールドコン
デンサ、Hr1〜HrnとHp1〜Hpnはバッファ回路、Qr1〜Qr7
とQp1〜Qp7はトランジスタ、Iar，Iap，Iar1〜Iarn，I
ap1〜Iapn，Ibr，Ibp，Ibr1〜Ibrn，Ibp1〜Ibpn，Icrお
よびIcpは定電流源である。 なお図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】入力信号を適当な時間間隔で複数回ピーク
ホールドし、各時間のピーク値を必要な時間に後段に出
力するピークホールド回路において、 各時間のピーク信号のピーク値を必要な時間に後段に出
力するタイミングを決定する制御信号発生器と、 各時間のピーク値を保持する複数個のコンデンサと、 該複数個のコンデンサにベースが接続された複数個のエ
ミッタフォロワ用のトランジスタとを備え、 該エミッタフォロワ用トランジスタのエミッタ電流を、
前記制御信号発生器によって後段に出力するときだけ流
れるようにし、 入力信号の基準電圧も入力信号と同じ手段でピークホー
ルドし、入力信号側のエミッタフォロワの出力電圧と基
準電圧側のエミッタフォロワの出力電圧とを引き算し、
ピークホールドにより発生する誤差をキャンセルするよ
うにしたことを特徴とするピークホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2316339A JP2597749B2 (ja) | 1990-11-19 | 1990-11-19 | ピークホールド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2316339A JP2597749B2 (ja) | 1990-11-19 | 1990-11-19 | ピークホールド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04184797A JPH04184797A (ja) | 1992-07-01 |
| JP2597749B2 true JP2597749B2 (ja) | 1997-04-09 |
Family
ID=18076020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2316339A Expired - Lifetime JP2597749B2 (ja) | 1990-11-19 | 1990-11-19 | ピークホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2597749B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4754704B2 (ja) * | 2001-03-27 | 2011-08-24 | 島田理化工業株式会社 | 自動サンプルホールド装置及びパルス変調高周波信号発生装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5615079A (en) * | 1979-07-16 | 1981-02-13 | Mitsubishi Electric Corp | Insulated gate field effect transistor couple |
| JPS63100700A (ja) * | 1986-10-17 | 1988-05-02 | Hitachi Ltd | サンプル・ホ−ルド回路 |
-
1990
- 1990-11-19 JP JP2316339A patent/JP2597749B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04184797A (ja) | 1992-07-01 |
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