JP3637149B2 - レベル変換回路 - Google Patents
レベル変換回路 Download PDFInfo
- Publication number
- JP3637149B2 JP3637149B2 JP13466796A JP13466796A JP3637149B2 JP 3637149 B2 JP3637149 B2 JP 3637149B2 JP 13466796 A JP13466796 A JP 13466796A JP 13466796 A JP13466796 A JP 13466796A JP 3637149 B2 JP3637149 B2 JP 3637149B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- emitter
- level conversion
- base
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明はレベル変換回路に係り、とくにたとえば電子スチルカメラ等で用いられているサンプル・ホールド等の回路に駆動パルスを送るのに好適なレベル変換回路に関する。
【０００２】
【従来の技術】
図９は従来のレベル変換回路の一構成例を示すブロック図である。このレベル変換回路は入力端子INにパルスを入力して出力端子OUT1、OUT2 に相互に180 度位相の異なったパルスを出力する。図９を参照すると、このレベル変換回路はNTN トランジスタQ1、Q2、抵抗R1、R2、および定電流源I01 からなる差動増幅器と、 NTNトランジスタQ3、 ダイオードD1、D2 および定電流源I02 からなるレベルシフト回路と、 NTNトランジスタQ4、 ダイオードD3、D4 および定電流源I03 からなるレベルシフト回路と、 NTNトランジスタQ5および抵抗R3からなるエミッタホロア回路とからなる。
【０００３】
同図に示すように、トランジスタQ2のベースには所定のバイアス電位VREF1 が接続され、トランジスタQ1のベースはトランジスタQ5のエミッタおよび抵抗R3に接続され、トランジスタQ5のベースに接続された入力端子INにパルスが供給される。エミッタホロア回路は入力端子INに入力したパルス、この例では図10(a) に示すパルスをバッファし、エミッタから差動増幅器に図10(b) に実線で示すパルスを送る。差動増幅器はこのパルスのレベル変換を行なってトランジスタQ1のコレクタからトランジスタQ4のベースに図10(c) に実線で示すパルスを送り、またトランジスタQ2のコレクタからトランジスタQ3のベースに図10(d) に実線で示すパルスを送る。
【０００４】
このように、トランジスタQ3のベースに供給されたパルスはトランジスタQ3のベース・エミッタ電圧VBE3とダイオードD1、D2 の各々の順方向電圧VD1、VD2 の分だけレベルシフトされ出力端子OUT1から出力され、また、他方のトランジスタQ4のベースに供給されたパルスはトランジスタQ4のベース・エミッタ電圧VBE4とダイオードD3、D4 の各々の順方向電圧VD3、VD4 の分だけレベルシフトされ出力端子OUT2から出力される。
【０００５】
このようなレベル変換回路は、たとえば図11に示すサンプル・ホールド回路の駆動回路として使用される。このサンプル・ホールド回路は信号入力端子SIN にたとえばCCD ( 電荷結合素子）からサンプル・ホールドされるべき画像信号Vsigを受け、これをサンプル・ホールドして信号出力端子SOUTに出力する。
【０００６】
図11を参照すると、このサンプル・ホールド回路は図９の出力端子OUT1、OUT2 と各々対応して接続される入力端子IN1、IN2 を有し、ベースが入力端子IN1、IN2 と接続されるNTN トランジスタQ8、Q9 よりなる差動対が形成されている。トランジスタQ8、Q9 のエミッタは定電流源I05 を介してアースに接続され、また、そのコレクタ間にはベース・エミッタが直列に接続される NTNトランジスタQ10 が設けられている。
【０００７】
この NTNトランジスタQ10 のベースは抵抗R5を介してトランジスタQ11 のエミッタおよび定電流源I04 に接続され、トランジスタQ11 のベースに接続された信号入力端子SIN にサンプル・ホールドされるべき画像信号Vsigが供給される。また、 NTNトランジスタQ10 のエミッタはホールド用コンデンサＣを介してアースに接続され、ホールド用コンデンサＣに蓄積したホールド電圧を信号出力端子SOUTから出力する。
【０００８】
前にも少し触れたように、図９に示す回路の入力端子INにパルスを印加すると出力端子OUT1、OUT2 からは相互に180 度位相の異なるパルスが出力される。これらのパルスは図11に示す回路の入力端子IN1、IN2 に供給される。これによりトランジスタQ8がオフされ、トランジスタQ9がオンされるとコンデンサＣに入力した画像信号Vsigがサンプリングされて蓄積され、トランジスタQ8がオンされ、トランジスタQ9がオフされるとコンデンサＣに蓄積された画像信号Vsigの電荷がホールドされる。
【０００９】
図12は従来のレベル変換回路の他の構成例を示すブロック図である。なお、この図12において、図９と同一符号のものはそれと同等なものである。図９との相違点を説明する。
【００１０】
図12の回路はパルス発生器などの低電源電圧化に対応するもので、スレッショルドレベルを下げるために、図９の NTNトランジスタQ5および抵抗R3からなるエミッタホロア回路の代わりに、 PNPトランジスタQ6および抵抗R4からなるエミッタホロア回路を設けたものである。またこの回路には、差動対を形成するNPN トランジスタQ1の飽和を防ぐための、ベースが所定のバイアス電位VREF2 に接続される PNPトランジスタQ7が設けられている。
【００１１】
PNPトランジスタQ6、Q7 のコレクタはアースに接続され、トランジスタQ6、Q7 の共通エミッタは抵抗R4を介して電源VCC に接続されている。またトランジスタQ6のベースは入力端子INに接続され、この端子INにパルスが供給される。エミッタホロア回路は入力端子INに入力したこの例では図13(a) に示すパルスをバッファし、エミッタから差動増幅器に図13(b) に実線で示すパルスを送る。差動増幅器はこのパルスのレベル変換を行なってトランジスタQ1のコレクタからトランジスタQ4のベースに図13(c) に実線で示すパルスを送り、またトランジスタQ2のコレクタからトランジスタQ3のベースに図13(d) に実線で示すパルスを送る。これらのパルスもまた、図９のレベル変換回路と同様に、図11に示すサンプル・ホールド回路に送られる。
【００１２】
【発明が解決しようとする課題】
しかしながら、図９の従来のレベル変換回路では、実際には図９に点線で示すように、トランジスタQ5のエミッタ、抵抗R3、トランジスタQ1のベースとアース間に寄生容量C1が存在する。このため、トランジスタQ5のエミッタのパルスの立ち下がりの波形は、寄生容量C1と抵抗R3の時定数により図10(b) に点線で示すようになる。したがって、トランジスタQ1のコレクタのパルスの立ち上がりの波形は図10(c) に点線で示すようになり、また、トランジスタQ2のコレクタのパルスの立ち下がりの波形は図10(d) に点線で示すようになる。詳細には、トランジスタQ1のコレクタのパルスの立ち上がりの時間が実線の位置から点線の位置までずれたことになる、つまり立ち上がりの時間が遅延しそのパルスの幅が変動したことになる。このようなことがトランジスタQ2のコレクタのパルスについてもいえる。
【００１３】
このように、パルスの立ち上がりまたは立ち下がりの時間が遅延し、そのパルス幅が変動する、つまりこの例ではサンプリング終了時間が遅れその期間が長くなり、ホールド開始時間が遅れその期間が短くなる。このように、サンプリング期間およびホールド期間が変わるということは、とくにこの回路を高速で動作させる場合には問題となる。また、このパルスから細かいパルスを作るようなシステムでも問題となる。
【００１４】
具体的には、図９の回路において、たとえば抵抗R3が 20KΩで、寄生容量C1が0.1pF の場合、その時定数τ=C1・R3は2ns になる。そして、そのような時定数を有する図９の回路の入力端子INに、CCD に蓄積した画像信号を読み出すのと同じたとえば15MHz のサンプル・ホールドパルス（正極性および負極性のパルス幅がともに33ns）を供給すると、その出力端子OUT1からは、正極性のパルス幅が35nsで、負極性のパルス幅が31nsのパルスが出力され、また、出力端子OUT2からは負極性のパルス幅が35nsで、正極性のパルス幅が31nsのパルスが出力される。この場合、サンプリング終了時間は2ns 遅れその期間は2ns 長くなり、またホールド開始時間は2ns 遅れその期間は2ns 短くなる、このように、サンプリング期間およびホールド期間が変わるということは、さらに高速で動作するシステムでは顕著となり問題となる。
【００１５】
また、プロセス（製造）バラツキによりC1、R3 は相当量バラつく。このため、それに応じてパルス遅延量がバラつく。たとえばR3が±20% バラつく場合、上記の例では1.6 〜2.4ns バラつくことになり、システムの性能にバラつきが生じるというデメリットが発生する。高速動作が要求されるシステムではこの問題は顕著となる。
【００１６】
また、図12の従来のレベル変換回路では、実際には図12に点線で示すように、トランジスタQ6のエミッタ、抵抗R4、トランジスタQ7のエミッタ、トランジスタQ1のベースとアース間に寄生容量C2が存在する。このため、トランジスタQ6のエミッタのパルスの立ち上がりの波形は、寄生容量C2と抵抗R4の時定数により図13(b) に点線で示すようになる。したがって、トランジスタQ1のコレクタのパルスの立ち下がりの波形は図13(c) に点線で示すようになり、またトランジスタQ2のコレクタのパルスの立ち上がりの波形は図13(d) に点線で示すようになる。
【００１７】
詳細にはトランジスタQ1のコレクタのパルスの波形を参照すると、その立ち上がりの時間が実線の位置から点線の位置までずれたことになる、つまり立ち上がりの時刻が遅延し、そのパルスの幅が変動したことになる。このようなことがトランジスタQ2のコレクタのパルスについてもいえる。したがって、図12の回路もまた図９の回路と同じ問題をかかえている。
【００１８】
本発明はこのような従来技術の欠点を解消し、寄生容量の影響によるパルス幅の変動を低減するとともに、素子のプロセスバラツキの影響によるパルス幅の変動を低減することのできるレベル変換回路を提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明のレベル変換回路は、上述の課題を解決するために、ベースにパルスが入力される第１のトランジスタと、ベースに所定のバイアス電圧が供給される第２のトランジスタとで構成され、ベースに入力したパルスを差動増幅する差動増幅回路と、エミッタが第１のトランジスタのベースに接続されとともに抵抗または定電流源を介してアースに接続され、ベースが入力端子に接続される第３のトランジスタを含むエミッタホロア回路と、エミッタが第３のトランジスタのエミッタと接続され、ベースが入力端子に接続され、コレクタがアースに接続される第４のトランジスタを含むパルス幅変動防止回路とを有することを特徴とする。このレベル変換回路はさらに、エミッタが第３のトランジスタのエミッタと接続され、ベースがバイアス電源に接続され、コレクタが電源に接続される第５のトランジスタを含む飽和防止回路を有することを特徴とする。
【００２０】
また本発明の他のレベル変換回路は、上述の課題を解決するために、ベースにパルスが入力される第１のトランジスタと、ベースに所定のバイアス電圧が供給される第２のトランジスタとで構成され、ベースに入力したパルスを差動増幅する差動増幅回路と、エミッタが第１のトランジスタのベースに接続されとともに抵抗または定電流源を介して電源に接続され、ベースが入力端子に接続される第３のトランジスタを含むエミッタホロア回路と、エミッタが第３のトランジスタのエミッタと接続され、ベースが入力端子に接続され、コレクタが電源に接続される第４のトランジスタを含むパルス幅変動防止回路を有することを特徴とする。このレベル変換回路はさらに、エミッタが第３のトランジスタのエミッタと接続され、ベースがバイアス電源に接続され、コレクタがアースに接続される第５のトランジスタを含む飽和防止回路を有することを特徴とする。
【００２１】
【発明の実施の形態】
次に添付図面を参照して本発明によるレベル変換回路の実施例を詳細に説明する。
【００２２】
図１には本発明のレベル変換回路の第１の実施例が示されている。なお、この図１において、図９と同一符号のものはそれと同等なものである。したがって図９との相違点を説明する。
【００２３】
図１の回路は、図９の構成要素にさらに PNPトランジスタQ11 を追加したものであり、これはトランジスタQ5のエミッタのパルスが低レベルになったとき寄生容量C1に蓄積され放電される電圧を強制的に低レベルにするものである。このトランジスタQ11 のエミッタはトランジスタQ5のエミッタ、トランジスタQ1のベースおよび抵抗R3に接続され、トランジスタQ11 のコレクタはアースに接続され、トランジスタQ11 のベースはトランジスタQ5のベースおよび入力端子INに接続され、この入力端子INにパルスが供給される。
【００２４】
入力端子INにたとえば図2(a)に示すパルス（図10(a) と同じパルス）を入力すると、トランジスタQ5のエミッタからは図2(b)に実線および点線で示す立ち下がりのパルスが出力される。詳細には、トランジスタQ11 がない場合は、前述したように寄生容量C1の影響を受けトランジスタQ5のエミッタは図10(b) の点線で示す立ち下がりのパルスを出力するが、トランジスタQ11 がある場合は、トランジスタQ5のエミッタのパルスが低レベルになったときトランジスタQ11 が寄生容量C1に蓄積された電荷を放電し電圧を強制的に低レベルにする。実際には、立ち下がりの部分においては図2(b)に示すようにトランジスタQ11 のベース・エミッタ電圧VBE11 より上の低レベルの部分では遅延はなくなり、下の部分では点線で示すようにその放電よる電圧が残る。
【００２５】
そして、このようなパルスが差動増幅器に供給される。差動増幅器は入力したパルスの放電電圧の部分を使用しないため、そのトランジスタQ1のコレクタからは図2(c)に示すようにパルス遅延によるパルス幅の変動のないパルスが出力される。同様なことが、トランジスタQ2のコレクタから出力されるパルスについてもいえる。なお、NTN トランジスタQ1、Q2、抵抗R1、R2、および定電流源I01 からなる差動対の代わりに PNPトランジスタなどからなる差動対でもよい。
【００２６】
図３には本発明のレベル変換回路の第２の実施例が示されている。なお、この図３において、図12と同一符号のものはそれと同等なものである。したがって図12との相違点を説明する。
【００２７】
図３の回路は図12の構成要素にさらに NPNトランジスタQ12 を追加したものであり、これはトランジスタQ6のエミッタのパルスが高レベルになったとき寄生容量C2を充電し電圧を強制的に高レベルにするものである。このトランジスタQ12 のエミッタはトランジスタQ6、Q7 のエミッタ、トランジスタQ1のベースおよび抵抗R4に接続され、トランジスタQ12 のコレクタは電源VCC に接続され、トランジスタQ12 のベースはトランジスタQ6のベースおよび入力端子INに接続され、この入力端子INにパルスが供給される。
【００２８】
入力端子INにたとえば図4(a)に示すパルス（図13(a) と同じパルス）を入力すると、トランジスタQ6のエミッタからは図4(b)に実線および点線で示すパルスを出力する。詳細には、トランジスタQ12 がない場合は、前述したように寄生容量C2の影響を受けトランジスタQ6のエミッタは図13(b) の点線で示す立ち上がりのパルスを出力するが、トランジスタQ12 がある場合は、トランジスタQ6のエミッタのパルスが高レベルになったときトランジスタQ12 が寄生容量C2を充電し電圧を強制的に高レベルにする。実際には立ち下がりの部分においては図4(b)に示すようにトランジスタQ12 のベース・エミッタ電圧VBE12 より下の高レベルの部分では容量C2による遅延はなくなり、上の部分では点線で示すようにその放電よる電圧が残る。
【００２９】
そして、このようなパルスが差動増幅器に供給される。差動増幅器は入力したパルスの放電電圧の部分を使用しないため、そのトランジスタQ1のコレクタからは図4(c)に示すようにパルス遅延によるパルス幅の変動のないパルスが出力される。同様なことがトランジスタQ2のコレクタから出力されるパルスについてもいえる。なお、図３に示すR4を定電流源にしてもよいし、NTN トランジスタQ1、Q2、抵抗R1、R2、および定電流源I01 からなる差動対の代わりに PNPトランジスタなどからなる差動対でもよい。
【００３０】
図５には本発明のレベル変換回路の第３の実施例が示されている。なお、この図５において、図３および図12と同一符号のものはそれと同等なものである。したがって図３および図12との相違点を説明する。
【００３１】
図５の回路は、図12のR4を定電流源I06 に変更するとともに、図12の構成要素に図示のようにトランジスタQ7のエミッタに抵抗R7を、トランジスタQ12 のエミッタに抵抗R6を追加したものであり、これはトランジスタQ7、Q12の過電流を防止するものである。なお、この回路において、抵抗R6、R7 のいずれかを追加してもよい。
【００３２】
図５を参照すると、トランジスタQ6、Q7 のコレクタはアースに接続され、トランジスタQ7のエミッタは抵抗R7を介してトランジスタQ1のベース、トランジスタQ6のエミッタ、抵抗R6および定電流源I06 に接続されている。トランジスタQ12 のコレクタは電源に接続され、トランジスタQ12 のエミッタは抵抗R6を介してトランジスタQ1のベース、トランジスタQ6のエミッタ、抵抗R7および定電流源I06 に接続され、トランジスタQ12 のベースはトランジスタQ6のベースおよび入力端子INに接続され、この入力端子INにパルスが供給される。
【００３３】
トランジスタQ12 がない場合に、入力端子INにたとえば図6(a)に示すパルスが入力され、トランジスタQ6のエミッタのパルスが高レベルになったとき寄生容量は定電流源I06 により充電され図6(b)に点線で示す直線的な立ち上がりのパルスを出力する。この点線で示す立ち下がりによる最大遅延量は、たとえばI06= 100μA、C3=0.1pF、VCC=5.0V とすると、3.5ns となる。
【００３４】
またトランジスタQ12 がある場合は、トランジスタQ6のエミッタのパルスが高レベルになったとき寄生容量C3を充電し電圧を強制的に高レベルにするから、図6(b)に実線で示す立ち上がりのパルスを出力する。つまり、入力端子INに入力した波形に対し遅延のないパルスが出力される。
【００３５】
そして、このようなパルスが差動増幅器に供給される。そのトランジスタQ1のコレクタからは図6(c)に示すようにパルス遅延によるパルス幅の変動のないパルスが出力される。同様なことが、トランジスタQ2のコレクタから出力されるパルスについてもいえる。
【００３６】
図７には本発明のレベル変換回路の第４の実施例が示されている。なお、この図７において、図９と同一符号のものはそれと同等なものである。したがって図９との相違点を説明する。
【００３７】
図７の回路は、図９の構成要素にさらに NPNトランジスタQ13 および定電流源I07 からなるエミッタホロア回路と、定電流源I06 の飽和を防ぐための、ベースが所定のバイアス電位VREF1 に接続される NPNトランジスタQ14 と、パルス幅の変動を防止する PNPトランジスタQ15 と、 PNPトランジスタQ15 および NPNトランジスタQ14 の過電流を防止する抵抗R8および抵抗R9とが追加されている。
【００３８】
なお、同図の容量C3は NPNトランジスタQ13 のエミッタ、定電流源I07 、抵抗R8、R9 、 NPNトランジスタQ1のベースとアース間の寄生容量である。また、この回路において、抵抗R8、R9 のいずれかを追加してもよいし、抵抗R8、R9 のいずれも追加しないでもよい。
【００３９】
図７を参照すると、トランジスタQ13、Q14 のコレクタは電源VCC に接続され、トランジスタQ14 のエミッタは抵抗R9を介してトランジスタQ1のベース、トランジスタQ13 のエミッタ、抵抗R8および定電流源I07 に接続されている。トランジスタQ15 のコレクタはアースに接続され、トランジスタQ15 のエミッタは抵抗R8を介してトランジスタQ1のベース、トランジスタQ13 のエミッタ、抵抗R9および定電流源I07 に接続され、トランジスタQ15 のベースはトランジスタQ13 のベースおよび入力端子INに接続され、この入力端子INにパルスが供給される。
【００４０】
トランジスタQ15 がない場合に、入力端子INにたとえば図8(a)に示すパルスを入力すると、寄生容量C3に蓄積された電荷は定電流源I07 により放電され図8(b)に点線で示す直線的な立ち下がりのパルスが出力される。この点線で示す立ち下がりによる最大遅延量は、たとえばI06= 100μA、C3=0.1pF、VCC=5.0V とすると、3.5ns となる。
【００４１】
また、トランジスタQ15 がある場合は、トランジスタQ13 のエミッタのパルスが低レベルになったときには寄生容量C3に蓄積された電荷をトランジスタQ15 により強制的に低レベルにするから、図8(b)に実線で示す立ち下がりのパルスが出力される。つまり、入力端子INに入力した波形に対し遅延のないパルスが出力される。
【００４２】
そして、このようなパルスが差動増幅器に供給される。そのトランジスタQ1のコレクタからは図8(c)に示すようにパルス遅延によるパルス幅の変動のないパルスが出力される。同様なことが、トランジスタQ2のコレクタから出力されるパルスについてもいえる。
【００４３】
以上説明したように、本実施例には、トランジスタなどからなるパルス幅の変動を防止する回路が設けられている。したがって、このようなパルス幅変動防止回路を付加すれば寄生容量の影響を受けない、素子のプロセスバラツキの影響を受けないレベル変換回路を形成することができる。
【００４４】
【発明の効果】
本発明のレベル変換回路によれば、パルス幅変動防止回路が第３のトランジスタのエミッタのパルスレベルが低レベル値になったときに抵抗値と寄生容量値の時定数に基づいて放電される電圧、または定電流源電流値と寄生容量値とで決まる放電特性に基づいて放電される電圧を強制的に低レベルにしている。
【００４５】
また本発明のレベル変換回路によれば、パルス幅変動防止回路が第３のトランジスタのエミッタのパルスレベルが高レベル値になったときに抵抗値と寄生容量値の時定数に基づいて充電される電圧、または定電流源電流値と寄生容量値とで決まる充電特性に基づいて充電される電圧を強制的に高レベルにしている。
【００４６】
したがって、このようなパルス幅変動防止回路を用いれば寄生容量の影響を受けない、素子のプロセスバラツキの影響を受けない、つまりパルス幅変動のないパルスを効果的に得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係るレベル変換回路の回路図である。
【図２】図１に示すレベル変換回路の動作説明図である。
【図３】本発明の第２の実施例に係るレベル変換回路の回路図である。
【図４】図３に示すレベル変換回路の動作説明図である。
【図５】本発明の第３の実施例に係るレベル変換回路の回路図である。
【図６】図５に示すレベル変換回路の動作説明図である。
【図７】本発明の第４の実施例に係るレベル変換回路の回路図である。
【図８】図７に示すレベル変換回路の動作説明図である。
【図９】従来のレベル変換回路の回路図である。
【図１０】図９に示すレベル変換回路の動作説明図である。
【図１１】従来のサンプル・ホールド回路の回路図である。
【図１２】従来の他のレベル変換回路の回路図である。
【図１３】図12に示すレベル変換回路の動作説明図である。
【符号の説明】
D1、D2、D3、D4 ダイオード
IN 入力端子
I01、I02、I03、I04、I05、I06、I07 定電流源
OUT1、OUT2 出力端子
Q1、Q2、Q3、Q4、Q5、Q6、Q7、Q8、Q9、Q10、Q11、Q12、Q13、Q14、Q15 トランジスタ
R1、R2、R3、R4、R5、R6、R7、R8、R9 抵抗
【発明の属する技術分野】
本発明はレベル変換回路に係り、とくにたとえば電子スチルカメラ等で用いられているサンプル・ホールド等の回路に駆動パルスを送るのに好適なレベル変換回路に関する。
【０００２】
【従来の技術】
図９は従来のレベル変換回路の一構成例を示すブロック図である。このレベル変換回路は入力端子INにパルスを入力して出力端子OUT1、OUT2 に相互に180 度位相の異なったパルスを出力する。図９を参照すると、このレベル変換回路はNTN トランジスタQ1、Q2、抵抗R1、R2、および定電流源I01 からなる差動増幅器と、 NTNトランジスタQ3、 ダイオードD1、D2 および定電流源I02 からなるレベルシフト回路と、 NTNトランジスタQ4、 ダイオードD3、D4 および定電流源I03 からなるレベルシフト回路と、 NTNトランジスタQ5および抵抗R3からなるエミッタホロア回路とからなる。
【０００３】
同図に示すように、トランジスタQ2のベースには所定のバイアス電位VREF1 が接続され、トランジスタQ1のベースはトランジスタQ5のエミッタおよび抵抗R3に接続され、トランジスタQ5のベースに接続された入力端子INにパルスが供給される。エミッタホロア回路は入力端子INに入力したパルス、この例では図10(a) に示すパルスをバッファし、エミッタから差動増幅器に図10(b) に実線で示すパルスを送る。差動増幅器はこのパルスのレベル変換を行なってトランジスタQ1のコレクタからトランジスタQ4のベースに図10(c) に実線で示すパルスを送り、またトランジスタQ2のコレクタからトランジスタQ3のベースに図10(d) に実線で示すパルスを送る。
【０００４】
このように、トランジスタQ3のベースに供給されたパルスはトランジスタQ3のベース・エミッタ電圧VBE3とダイオードD1、D2 の各々の順方向電圧VD1、VD2 の分だけレベルシフトされ出力端子OUT1から出力され、また、他方のトランジスタQ4のベースに供給されたパルスはトランジスタQ4のベース・エミッタ電圧VBE4とダイオードD3、D4 の各々の順方向電圧VD3、VD4 の分だけレベルシフトされ出力端子OUT2から出力される。
【０００５】
このようなレベル変換回路は、たとえば図11に示すサンプル・ホールド回路の駆動回路として使用される。このサンプル・ホールド回路は信号入力端子SIN にたとえばCCD ( 電荷結合素子）からサンプル・ホールドされるべき画像信号Vsigを受け、これをサンプル・ホールドして信号出力端子SOUTに出力する。
【０００６】
図11を参照すると、このサンプル・ホールド回路は図９の出力端子OUT1、OUT2 と各々対応して接続される入力端子IN1、IN2 を有し、ベースが入力端子IN1、IN2 と接続されるNTN トランジスタQ8、Q9 よりなる差動対が形成されている。トランジスタQ8、Q9 のエミッタは定電流源I05 を介してアースに接続され、また、そのコレクタ間にはベース・エミッタが直列に接続される NTNトランジスタQ10 が設けられている。
【０００７】
この NTNトランジスタQ10 のベースは抵抗R5を介してトランジスタQ11 のエミッタおよび定電流源I04 に接続され、トランジスタQ11 のベースに接続された信号入力端子SIN にサンプル・ホールドされるべき画像信号Vsigが供給される。また、 NTNトランジスタQ10 のエミッタはホールド用コンデンサＣを介してアースに接続され、ホールド用コンデンサＣに蓄積したホールド電圧を信号出力端子SOUTから出力する。
【０００８】
前にも少し触れたように、図９に示す回路の入力端子INにパルスを印加すると出力端子OUT1、OUT2 からは相互に180 度位相の異なるパルスが出力される。これらのパルスは図11に示す回路の入力端子IN1、IN2 に供給される。これによりトランジスタQ8がオフされ、トランジスタQ9がオンされるとコンデンサＣに入力した画像信号Vsigがサンプリングされて蓄積され、トランジスタQ8がオンされ、トランジスタQ9がオフされるとコンデンサＣに蓄積された画像信号Vsigの電荷がホールドされる。
【０００９】
図12は従来のレベル変換回路の他の構成例を示すブロック図である。なお、この図12において、図９と同一符号のものはそれと同等なものである。図９との相違点を説明する。
【００１０】
図12の回路はパルス発生器などの低電源電圧化に対応するもので、スレッショルドレベルを下げるために、図９の NTNトランジスタQ5および抵抗R3からなるエミッタホロア回路の代わりに、 PNPトランジスタQ6および抵抗R4からなるエミッタホロア回路を設けたものである。またこの回路には、差動対を形成するNPN トランジスタQ1の飽和を防ぐための、ベースが所定のバイアス電位VREF2 に接続される PNPトランジスタQ7が設けられている。
【００１１】
PNPトランジスタQ6、Q7 のコレクタはアースに接続され、トランジスタQ6、Q7 の共通エミッタは抵抗R4を介して電源VCC に接続されている。またトランジスタQ6のベースは入力端子INに接続され、この端子INにパルスが供給される。エミッタホロア回路は入力端子INに入力したこの例では図13(a) に示すパルスをバッファし、エミッタから差動増幅器に図13(b) に実線で示すパルスを送る。差動増幅器はこのパルスのレベル変換を行なってトランジスタQ1のコレクタからトランジスタQ4のベースに図13(c) に実線で示すパルスを送り、またトランジスタQ2のコレクタからトランジスタQ3のベースに図13(d) に実線で示すパルスを送る。これらのパルスもまた、図９のレベル変換回路と同様に、図11に示すサンプル・ホールド回路に送られる。
【００１２】
【発明が解決しようとする課題】
しかしながら、図９の従来のレベル変換回路では、実際には図９に点線で示すように、トランジスタQ5のエミッタ、抵抗R3、トランジスタQ1のベースとアース間に寄生容量C1が存在する。このため、トランジスタQ5のエミッタのパルスの立ち下がりの波形は、寄生容量C1と抵抗R3の時定数により図10(b) に点線で示すようになる。したがって、トランジスタQ1のコレクタのパルスの立ち上がりの波形は図10(c) に点線で示すようになり、また、トランジスタQ2のコレクタのパルスの立ち下がりの波形は図10(d) に点線で示すようになる。詳細には、トランジスタQ1のコレクタのパルスの立ち上がりの時間が実線の位置から点線の位置までずれたことになる、つまり立ち上がりの時間が遅延しそのパルスの幅が変動したことになる。このようなことがトランジスタQ2のコレクタのパルスについてもいえる。
【００１３】
このように、パルスの立ち上がりまたは立ち下がりの時間が遅延し、そのパルス幅が変動する、つまりこの例ではサンプリング終了時間が遅れその期間が長くなり、ホールド開始時間が遅れその期間が短くなる。このように、サンプリング期間およびホールド期間が変わるということは、とくにこの回路を高速で動作させる場合には問題となる。また、このパルスから細かいパルスを作るようなシステムでも問題となる。
【００１４】
具体的には、図９の回路において、たとえば抵抗R3が 20KΩで、寄生容量C1が0.1pF の場合、その時定数τ=C1・R3は2ns になる。そして、そのような時定数を有する図９の回路の入力端子INに、CCD に蓄積した画像信号を読み出すのと同じたとえば15MHz のサンプル・ホールドパルス（正極性および負極性のパルス幅がともに33ns）を供給すると、その出力端子OUT1からは、正極性のパルス幅が35nsで、負極性のパルス幅が31nsのパルスが出力され、また、出力端子OUT2からは負極性のパルス幅が35nsで、正極性のパルス幅が31nsのパルスが出力される。この場合、サンプリング終了時間は2ns 遅れその期間は2ns 長くなり、またホールド開始時間は2ns 遅れその期間は2ns 短くなる、このように、サンプリング期間およびホールド期間が変わるということは、さらに高速で動作するシステムでは顕著となり問題となる。
【００１５】
また、プロセス（製造）バラツキによりC1、R3 は相当量バラつく。このため、それに応じてパルス遅延量がバラつく。たとえばR3が±20% バラつく場合、上記の例では1.6 〜2.4ns バラつくことになり、システムの性能にバラつきが生じるというデメリットが発生する。高速動作が要求されるシステムではこの問題は顕著となる。
【００１６】
また、図12の従来のレベル変換回路では、実際には図12に点線で示すように、トランジスタQ6のエミッタ、抵抗R4、トランジスタQ7のエミッタ、トランジスタQ1のベースとアース間に寄生容量C2が存在する。このため、トランジスタQ6のエミッタのパルスの立ち上がりの波形は、寄生容量C2と抵抗R4の時定数により図13(b) に点線で示すようになる。したがって、トランジスタQ1のコレクタのパルスの立ち下がりの波形は図13(c) に点線で示すようになり、またトランジスタQ2のコレクタのパルスの立ち上がりの波形は図13(d) に点線で示すようになる。
【００１７】
詳細にはトランジスタQ1のコレクタのパルスの波形を参照すると、その立ち上がりの時間が実線の位置から点線の位置までずれたことになる、つまり立ち上がりの時刻が遅延し、そのパルスの幅が変動したことになる。このようなことがトランジスタQ2のコレクタのパルスについてもいえる。したがって、図12の回路もまた図９の回路と同じ問題をかかえている。
【００１８】
本発明はこのような従来技術の欠点を解消し、寄生容量の影響によるパルス幅の変動を低減するとともに、素子のプロセスバラツキの影響によるパルス幅の変動を低減することのできるレベル変換回路を提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明のレベル変換回路は、上述の課題を解決するために、ベースにパルスが入力される第１のトランジスタと、ベースに所定のバイアス電圧が供給される第２のトランジスタとで構成され、ベースに入力したパルスを差動増幅する差動増幅回路と、エミッタが第１のトランジスタのベースに接続されとともに抵抗または定電流源を介してアースに接続され、ベースが入力端子に接続される第３のトランジスタを含むエミッタホロア回路と、エミッタが第３のトランジスタのエミッタと接続され、ベースが入力端子に接続され、コレクタがアースに接続される第４のトランジスタを含むパルス幅変動防止回路とを有することを特徴とする。このレベル変換回路はさらに、エミッタが第３のトランジスタのエミッタと接続され、ベースがバイアス電源に接続され、コレクタが電源に接続される第５のトランジスタを含む飽和防止回路を有することを特徴とする。
【００２０】
また本発明の他のレベル変換回路は、上述の課題を解決するために、ベースにパルスが入力される第１のトランジスタと、ベースに所定のバイアス電圧が供給される第２のトランジスタとで構成され、ベースに入力したパルスを差動増幅する差動増幅回路と、エミッタが第１のトランジスタのベースに接続されとともに抵抗または定電流源を介して電源に接続され、ベースが入力端子に接続される第３のトランジスタを含むエミッタホロア回路と、エミッタが第３のトランジスタのエミッタと接続され、ベースが入力端子に接続され、コレクタが電源に接続される第４のトランジスタを含むパルス幅変動防止回路を有することを特徴とする。このレベル変換回路はさらに、エミッタが第３のトランジスタのエミッタと接続され、ベースがバイアス電源に接続され、コレクタがアースに接続される第５のトランジスタを含む飽和防止回路を有することを特徴とする。
【００２１】
【発明の実施の形態】
次に添付図面を参照して本発明によるレベル変換回路の実施例を詳細に説明する。
【００２２】
図１には本発明のレベル変換回路の第１の実施例が示されている。なお、この図１において、図９と同一符号のものはそれと同等なものである。したがって図９との相違点を説明する。
【００２３】
図１の回路は、図９の構成要素にさらに PNPトランジスタQ11 を追加したものであり、これはトランジスタQ5のエミッタのパルスが低レベルになったとき寄生容量C1に蓄積され放電される電圧を強制的に低レベルにするものである。このトランジスタQ11 のエミッタはトランジスタQ5のエミッタ、トランジスタQ1のベースおよび抵抗R3に接続され、トランジスタQ11 のコレクタはアースに接続され、トランジスタQ11 のベースはトランジスタQ5のベースおよび入力端子INに接続され、この入力端子INにパルスが供給される。
【００２４】
入力端子INにたとえば図2(a)に示すパルス（図10(a) と同じパルス）を入力すると、トランジスタQ5のエミッタからは図2(b)に実線および点線で示す立ち下がりのパルスが出力される。詳細には、トランジスタQ11 がない場合は、前述したように寄生容量C1の影響を受けトランジスタQ5のエミッタは図10(b) の点線で示す立ち下がりのパルスを出力するが、トランジスタQ11 がある場合は、トランジスタQ5のエミッタのパルスが低レベルになったときトランジスタQ11 が寄生容量C1に蓄積された電荷を放電し電圧を強制的に低レベルにする。実際には、立ち下がりの部分においては図2(b)に示すようにトランジスタQ11 のベース・エミッタ電圧VBE11 より上の低レベルの部分では遅延はなくなり、下の部分では点線で示すようにその放電よる電圧が残る。
【００２５】
そして、このようなパルスが差動増幅器に供給される。差動増幅器は入力したパルスの放電電圧の部分を使用しないため、そのトランジスタQ1のコレクタからは図2(c)に示すようにパルス遅延によるパルス幅の変動のないパルスが出力される。同様なことが、トランジスタQ2のコレクタから出力されるパルスについてもいえる。なお、NTN トランジスタQ1、Q2、抵抗R1、R2、および定電流源I01 からなる差動対の代わりに PNPトランジスタなどからなる差動対でもよい。
【００２６】
図３には本発明のレベル変換回路の第２の実施例が示されている。なお、この図３において、図12と同一符号のものはそれと同等なものである。したがって図12との相違点を説明する。
【００２７】
図３の回路は図12の構成要素にさらに NPNトランジスタQ12 を追加したものであり、これはトランジスタQ6のエミッタのパルスが高レベルになったとき寄生容量C2を充電し電圧を強制的に高レベルにするものである。このトランジスタQ12 のエミッタはトランジスタQ6、Q7 のエミッタ、トランジスタQ1のベースおよび抵抗R4に接続され、トランジスタQ12 のコレクタは電源VCC に接続され、トランジスタQ12 のベースはトランジスタQ6のベースおよび入力端子INに接続され、この入力端子INにパルスが供給される。
【００２８】
入力端子INにたとえば図4(a)に示すパルス（図13(a) と同じパルス）を入力すると、トランジスタQ6のエミッタからは図4(b)に実線および点線で示すパルスを出力する。詳細には、トランジスタQ12 がない場合は、前述したように寄生容量C2の影響を受けトランジスタQ6のエミッタは図13(b) の点線で示す立ち上がりのパルスを出力するが、トランジスタQ12 がある場合は、トランジスタQ6のエミッタのパルスが高レベルになったときトランジスタQ12 が寄生容量C2を充電し電圧を強制的に高レベルにする。実際には立ち下がりの部分においては図4(b)に示すようにトランジスタQ12 のベース・エミッタ電圧VBE12 より下の高レベルの部分では容量C2による遅延はなくなり、上の部分では点線で示すようにその放電よる電圧が残る。
【００２９】
そして、このようなパルスが差動増幅器に供給される。差動増幅器は入力したパルスの放電電圧の部分を使用しないため、そのトランジスタQ1のコレクタからは図4(c)に示すようにパルス遅延によるパルス幅の変動のないパルスが出力される。同様なことがトランジスタQ2のコレクタから出力されるパルスについてもいえる。なお、図３に示すR4を定電流源にしてもよいし、NTN トランジスタQ1、Q2、抵抗R1、R2、および定電流源I01 からなる差動対の代わりに PNPトランジスタなどからなる差動対でもよい。
【００３０】
図５には本発明のレベル変換回路の第３の実施例が示されている。なお、この図５において、図３および図12と同一符号のものはそれと同等なものである。したがって図３および図12との相違点を説明する。
【００３１】
図５の回路は、図12のR4を定電流源I06 に変更するとともに、図12の構成要素に図示のようにトランジスタQ7のエミッタに抵抗R7を、トランジスタQ12 のエミッタに抵抗R6を追加したものであり、これはトランジスタQ7、Q12の過電流を防止するものである。なお、この回路において、抵抗R6、R7 のいずれかを追加してもよい。
【００３２】
図５を参照すると、トランジスタQ6、Q7 のコレクタはアースに接続され、トランジスタQ7のエミッタは抵抗R7を介してトランジスタQ1のベース、トランジスタQ6のエミッタ、抵抗R6および定電流源I06 に接続されている。トランジスタQ12 のコレクタは電源に接続され、トランジスタQ12 のエミッタは抵抗R6を介してトランジスタQ1のベース、トランジスタQ6のエミッタ、抵抗R7および定電流源I06 に接続され、トランジスタQ12 のベースはトランジスタQ6のベースおよび入力端子INに接続され、この入力端子INにパルスが供給される。
【００３３】
トランジスタQ12 がない場合に、入力端子INにたとえば図6(a)に示すパルスが入力され、トランジスタQ6のエミッタのパルスが高レベルになったとき寄生容量は定電流源I06 により充電され図6(b)に点線で示す直線的な立ち上がりのパルスを出力する。この点線で示す立ち下がりによる最大遅延量は、たとえばI06= 100μA、C3=0.1pF、VCC=5.0V とすると、3.5ns となる。
【００３４】
またトランジスタQ12 がある場合は、トランジスタQ6のエミッタのパルスが高レベルになったとき寄生容量C3を充電し電圧を強制的に高レベルにするから、図6(b)に実線で示す立ち上がりのパルスを出力する。つまり、入力端子INに入力した波形に対し遅延のないパルスが出力される。
【００３５】
そして、このようなパルスが差動増幅器に供給される。そのトランジスタQ1のコレクタからは図6(c)に示すようにパルス遅延によるパルス幅の変動のないパルスが出力される。同様なことが、トランジスタQ2のコレクタから出力されるパルスについてもいえる。
【００３６】
図７には本発明のレベル変換回路の第４の実施例が示されている。なお、この図７において、図９と同一符号のものはそれと同等なものである。したがって図９との相違点を説明する。
【００３７】
図７の回路は、図９の構成要素にさらに NPNトランジスタQ13 および定電流源I07 からなるエミッタホロア回路と、定電流源I06 の飽和を防ぐための、ベースが所定のバイアス電位VREF1 に接続される NPNトランジスタQ14 と、パルス幅の変動を防止する PNPトランジスタQ15 と、 PNPトランジスタQ15 および NPNトランジスタQ14 の過電流を防止する抵抗R8および抵抗R9とが追加されている。
【００３８】
なお、同図の容量C3は NPNトランジスタQ13 のエミッタ、定電流源I07 、抵抗R8、R9 、 NPNトランジスタQ1のベースとアース間の寄生容量である。また、この回路において、抵抗R8、R9 のいずれかを追加してもよいし、抵抗R8、R9 のいずれも追加しないでもよい。
【００３９】
図７を参照すると、トランジスタQ13、Q14 のコレクタは電源VCC に接続され、トランジスタQ14 のエミッタは抵抗R9を介してトランジスタQ1のベース、トランジスタQ13 のエミッタ、抵抗R8および定電流源I07 に接続されている。トランジスタQ15 のコレクタはアースに接続され、トランジスタQ15 のエミッタは抵抗R8を介してトランジスタQ1のベース、トランジスタQ13 のエミッタ、抵抗R9および定電流源I07 に接続され、トランジスタQ15 のベースはトランジスタQ13 のベースおよび入力端子INに接続され、この入力端子INにパルスが供給される。
【００４０】
トランジスタQ15 がない場合に、入力端子INにたとえば図8(a)に示すパルスを入力すると、寄生容量C3に蓄積された電荷は定電流源I07 により放電され図8(b)に点線で示す直線的な立ち下がりのパルスが出力される。この点線で示す立ち下がりによる最大遅延量は、たとえばI06= 100μA、C3=0.1pF、VCC=5.0V とすると、3.5ns となる。
【００４１】
また、トランジスタQ15 がある場合は、トランジスタQ13 のエミッタのパルスが低レベルになったときには寄生容量C3に蓄積された電荷をトランジスタQ15 により強制的に低レベルにするから、図8(b)に実線で示す立ち下がりのパルスが出力される。つまり、入力端子INに入力した波形に対し遅延のないパルスが出力される。
【００４２】
そして、このようなパルスが差動増幅器に供給される。そのトランジスタQ1のコレクタからは図8(c)に示すようにパルス遅延によるパルス幅の変動のないパルスが出力される。同様なことが、トランジスタQ2のコレクタから出力されるパルスについてもいえる。
【００４３】
以上説明したように、本実施例には、トランジスタなどからなるパルス幅の変動を防止する回路が設けられている。したがって、このようなパルス幅変動防止回路を付加すれば寄生容量の影響を受けない、素子のプロセスバラツキの影響を受けないレベル変換回路を形成することができる。
【００４４】
【発明の効果】
本発明のレベル変換回路によれば、パルス幅変動防止回路が第３のトランジスタのエミッタのパルスレベルが低レベル値になったときに抵抗値と寄生容量値の時定数に基づいて放電される電圧、または定電流源電流値と寄生容量値とで決まる放電特性に基づいて放電される電圧を強制的に低レベルにしている。
【００４５】
また本発明のレベル変換回路によれば、パルス幅変動防止回路が第３のトランジスタのエミッタのパルスレベルが高レベル値になったときに抵抗値と寄生容量値の時定数に基づいて充電される電圧、または定電流源電流値と寄生容量値とで決まる充電特性に基づいて充電される電圧を強制的に高レベルにしている。
【００４６】
したがって、このようなパルス幅変動防止回路を用いれば寄生容量の影響を受けない、素子のプロセスバラツキの影響を受けない、つまりパルス幅変動のないパルスを効果的に得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係るレベル変換回路の回路図である。
【図２】図１に示すレベル変換回路の動作説明図である。
【図３】本発明の第２の実施例に係るレベル変換回路の回路図である。
【図４】図３に示すレベル変換回路の動作説明図である。
【図５】本発明の第３の実施例に係るレベル変換回路の回路図である。
【図６】図５に示すレベル変換回路の動作説明図である。
【図７】本発明の第４の実施例に係るレベル変換回路の回路図である。
【図８】図７に示すレベル変換回路の動作説明図である。
【図９】従来のレベル変換回路の回路図である。
【図１０】図９に示すレベル変換回路の動作説明図である。
【図１１】従来のサンプル・ホールド回路の回路図である。
【図１２】従来の他のレベル変換回路の回路図である。
【図１３】図12に示すレベル変換回路の動作説明図である。
【符号の説明】
D1、D2、D3、D4 ダイオード
IN 入力端子
I01、I02、I03、I04、I05、I06、I07 定電流源
OUT1、OUT2 出力端子
Q1、Q2、Q3、Q4、Q5、Q6、Q7、Q8、Q9、Q10、Q11、Q12、Q13、Q14、Q15 トランジスタ
R1、R2、R3、R4、R5、R6、R7、R8、R9 抵抗
Claims (7)
- ベースにパルスが入力される第１のトランジスタと、ベースに所定のバイアス電圧が供給される第２のトランジスタとで構成され、前記ベースに入力したパルスを差動増幅する差動増幅回路と、
エミッタが前記第１のトランジスタのベースに接続されとともに抵抗または定電流源を介してアースに接続され、ベースが入力端子に接続される第３のトランジスタを含むエミッタホロア回路と、
エミッタが前記第３のトランジスタのエミッタと接続され、ベースが入力端子に接続され、コレクタがアースに接続される第４のトランジスタを含むパルス幅変動防止回路とを有することを特徴とするレベル変換回路。 - 請求項１に記載のレベル変換回路において、該レベル変換回路はさらに、エミッタが前記第３のトランジスタのエミッタと接続され、ベースがバイアス電源に接続され、コレクタが電源に接続される第５のトランジスタを含む飽和防止回路を有することを特徴とするレベル変換回路。
- ベースにパルスが入力される第１のトランジスタと、ベースに所定のバイアス電圧が供給される第２のトランジスタとで構成され、前記ベースに入力したパルスを差動増幅する差動増幅回路と、
エミッタが前記第１のトランジスタのベースに接続されとともに抵抗または定電流源を介して電源に接続され、ベースが入力端子に接続される第３のトランジスタを含むエミッタホロア回路と、
エミッタが前記第３のトランジスタのエミッタと接続され、ベースが入力端子に接続され、コレクタが電源に接続される第４のトランジスタを含むパルス幅変動防止回路を有することを特徴とするレベル変換回路。 - 請求項３に記載のレベル変換回路において、該レベル変換回路はさらに、エミッタが前記第３のトランジスタのエミッタと接続され、ベースがバイアス電源に接続され、コレクタがアースに接続される第５のトランジスタを含む飽和防止回路を有することを特徴とするレベル変換回路。
- 請求項２または請求項４に記載のレベル変換回路において、該レベル変換回路はさらに、前記第３のトランジスタのエミッタと前記第４のトランジスタのエミッタとの間に第１の抵抗を設けたことを特徴とするレベル変換回路。
- 請求項２または請求項４に記載のレベル変換回路において、該レベル変換回路はさらに、前記第３のトランジスタのエミッタと前記第５のトランジスタのエミッタとの間に第２の抵抗を設けたことを特徴とするレベル変換回路。
- 請求項２または請求項４に記載のレベル変換回路において、該レベル変換回路はさらに、前記第３のトランジスタのエミッタと前記第４のトランジスタのエミッタとの間に第１の抵抗を設け、前記第３のトランジスタのエミッタと前記第５のトランジスタのエミッタとの間に第２の抵抗を設けたことを特徴とするレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13466796A JP3637149B2 (ja) | 1996-05-29 | 1996-05-29 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13466796A JP3637149B2 (ja) | 1996-05-29 | 1996-05-29 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09321601A JPH09321601A (ja) | 1997-12-12 |
| JP3637149B2 true JP3637149B2 (ja) | 2005-04-13 |
Family
ID=15133750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13466796A Expired - Fee Related JP3637149B2 (ja) | 1996-05-29 | 1996-05-29 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3637149B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61234122A (ja) * | 1985-04-10 | 1986-10-18 | Hitachi Ltd | 高速論理回路 |
| JPS6386618A (ja) * | 1986-09-29 | 1988-04-18 | Nec Corp | 信号レベル変換回路 |
| JPS63164609A (ja) * | 1986-12-26 | 1988-07-08 | Fuji Photo Film Co Ltd | レベル変換回路 |
| JPH04122124A (ja) * | 1990-09-13 | 1992-04-22 | Nec Corp | インターフェース回路 |
-
1996
- 1996-05-29 JP JP13466796A patent/JP3637149B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09321601A (ja) | 1997-12-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5430765A (en) | Digital data receiver having DC offset cancelling preamplifier and dual-mode transimpedance amplifier | |
| EP0851434B1 (en) | Sample hold circuit and semiconductor device having the same | |
| JPH0554689A (ja) | サンプルホールド回路およびバツフア回路およびそれらを用いたサンプルホールド装置 | |
| JP3492891B2 (ja) | 出力回路装置 | |
| KR960016214B1 (ko) | 증폭회로 | |
| JP3637149B2 (ja) | レベル変換回路 | |
| US4506176A (en) | Comparator circuit | |
| JP3137680B2 (ja) | ラッチ回路 | |
| US4533844A (en) | Peak storage amplifier | |
| JP3183187B2 (ja) | ヒステリシスコンパレータ | |
| US6452151B1 (en) | Image-sensing semiconductor device and image-sensing device | |
| JPS6151447B2 (ja) | ||
| EP0060096A2 (en) | Drive circuits for driving digital circuits with a clock signal | |
| EP0473352B1 (en) | Emitter follower output circuit | |
| JP2861300B2 (ja) | Ｍｎｔｌ型半導体集積回路装置 | |
| JP2902277B2 (ja) | エミッタホロワ出力電流制限回路 | |
| JPH062349Y2 (ja) | Ｅｃｌ回路 | |
| JP2954408B2 (ja) | イメージ読み取り装置 | |
| JP2821612B2 (ja) | 出力回路 | |
| JP2512916B2 (ja) | サンプリングホ−ルド回路 | |
| JPH10503347A (ja) | 動作速度及び精度を改善した帰還増幅器 | |
| JPS6155200B2 (ja) | ||
| JPH0758886B2 (ja) | クリツプ回路 | |
| JPH09331482A (ja) | 積分回路 | |
| JP3164337B2 (ja) | パルス信号増幅回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041101 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041214 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050107 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080114 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090114 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090114 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100114 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110114 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110114 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120114 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |