JPH02260868A - 画像読取装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は、スキャナやファクシミリ等のＣＣＤセンサを
用いた画像読取装置に係り、特にＣＯＤの直流成分をク
ランプする回路を含んだ画像処理ＬＳＩを用いた画像読
取装置に関する。

（従来の技術） 画像読取装置の入力素子としてＣＣＤセンサが用いられ
ることが多いが、このＣＣＤラインセンサは第３図に示
すように中央にフォトダイオードアレイ３０１があり、
その両側に蓄積電極３０２、シフトゲート３０３、ＣＣ
Ｄアナログシフトレジスタ３０４がある。シフトゲート
３０３には第４図に波形を示す信号１１８（この１周期
が主走査周期で、τＩＮＴが光信号蓄積時間）が加えら
れ、シフトレジスタ３０４にはこれを駆動するクロック
１１５　。

ｌ１６が、また出力ゲートにはリセット信号１１７が加
えられ、出力端からＣＣＤラインセンサの出力３０５が
取出される。フォトダイオードアレイ３０１では中央部
の素子（フォトダイオード）Ｓｔ〜９２８８０が画像信
号用で、その前後の素子Ｄ１〜Ｄ７２はダミー用である
。

ダミー素子のＤ１３〜Ｄ６０はフォトダイオード受光面
にアルミ蒸着膜を付けて光を遮断してなり、ＣＣＤライ
ンセンサ信号の基ｔ＄雷電圧作成するための光シールド
画素部となる。リセット信号１１７は出力段のフローテ
ィングキャパシタの電圧を初期化し、シフトレジスタ３
０４により転送された画素データにセンサ出力が正しく
対応するようにする。シフトレジスタの駆動パルス１１
５　、１１６およびリセットパルス１１７の各パルスは
、第３図のフォトダイオードアレイ３０１の各フォトダ
イオードに対応して時系列的に割当てられる。センサ出
力３０５中の光シールド画素期間の電圧ｖｙがセンサ基
準電位となり、信号出力はｖｙよりの値ΔＶｘが求めら
れ、これが画素データとなる。

このｖｙの電位を後段の回路の基準電圧に固定するのが
クランプ回路である。このクランプ動作は、ＣＣＤセン
サの１主走査分（ＩＨ）に１度（あるいは複数回）、上
記光シールド画素部で行なわれるため、たとえ温度上昇
等によりリファレンス電圧ｖｙが変化してもＩＨごとに
追従することができる。またこのｖｙの時間的変化は、
比較的ゆるやかであるため、−旦クランプがかかると、
わずかな補正量で常に安定した信号を得ることが可能で
ある。そのため画像処理ＬＳＩ等に含まれているクラン
プ回路では、わずかな補正量しかフィードバックしない
ような構成になっている場合が多い。

一般にＣＣＤラインセンサは１チツプで用いられる場合
が多いが、最近のファクシミリ・スキャナ等では、光学
系の簡略化などのために複数のＣＣＤチップを用いた、
密着型センサ（マルチチップセンサ）の使用が増えてい
る。マルチチップセンサの場合、１主走査問に、電圧レ
ベルの異なるＣＯＤが来るので、その度にクランプを行
なわなければならない。ところが前述の通り、クランプ
回路を含む画像処理ＬＳＩでは、クランプ時の補正量が
少ないため、チップとチップの切り替わりの際、補正し
きれなくなってしまう。

第５図で、マルチチップセンサの出力５０１は、第４図
の３０５と同様ではあるが、１主走査期間に直流電圧レ
ベルの異なる出力が複数存在する。

ｖｙｌは第１番目のＣＣＤセンサ（ｃｈｌｐｌ）の光シ
ールド部電圧、同様にｖｙ２は第２番目のＣＣＤの光シ
ールド部電圧を示す。これらの信号の部分をクランプ信
号（ＣＬＭＰ）５０２でクランプした後の信号が５０３
で、ＶＲＨ電位にクランプされる過程を示す。ｃｈｌｐ
ｌの場合ＤＩ３の画素の電圧がクランプレベルＶＲＨに
比較的近いため、ＤＢ（ｌの時点でＶＲＨにクランプさ
れているが、ｅｈｌｐ２では、ＤＩ３とＶＲＨの電位差
が大きいため、クランプの補正量が小さい場合、ＤＢ０
の時点でＶＲＨにクランプされず、その結果ＶＲＨとの
電位差ＶＣＥ分だけ、画像信号がオフセットを持ってし
まう。

そのため、第６図に示すように、−回の補正量の少ない
クランプ回路等では、その前段に帰還量の大きなスイッ
チング回路を設け、センサ毎に粗いクランプ６０１を行
ない、ＶＲＨに近づけ、後段の微補正クランプ５１１２
で正確なりランプを行なうようにしている。

（発明が解決しようとする課題） しかし、この粗クランプ６０１に用いられるスイッチ回
路のオフセットや微補正クランプ５０２に用いられる回
路のアンプのオフセット電圧等により、画像出力信号６
０２はやはり、数十ｍＶ〜百ｍＶ近＜　ＶＲＨから電位
差を持つ（ＶＥＥ）。結局、前述の第５図と同様に完全
な補正はかけられず、Ｄ８０画素の時点でＶＣＨの電位
を持ってしまうという問題があった。

そこで、この発明は、密着型のようなマルチチップセン
サを用いた画像読取装置において、ＣＣＤチップごとの
直流電圧が大きく異なっても、チップごとのクランプ補
正を正確に行なうことができ、したがって常に安定した
画像信号が得らる画像読取装置を提供することを目的と
する。

［発明の構成］ （課題を解決するための手段） 本発明は上記課題を解決するために、ＣＣＤセンサの基
準電圧に関連する光シールド画素部の出力信号をクラン
プするクランプ手段と、このクランプ手段の出力信号を
サンプル・ホールドする手段と、この手段でサンプル・
ホールドされたアナ０７１３号をディジタル信号に変換
するアナログ／ディジタル変換手段と、前記ＣＣＤセン
サの光シールド画素部の出力時前記ＣＣＤセンサを駆動
するパルスの駆動周波数を低くして前記光シールド画素
部の出力信号のクランプ領域を広げる手段とを有するこ
とを特徴とするものである。

（作用） 本発明は上記手段により、広げられた光シールド画素の
部分の先頭でクランプ（粗クランプ）を行ない、クラン
プレベルをほぼ基準電圧に上げ、残りの光シールド画素
部で、ＬＳＩ内部の微補正クランプを行ない、バッファ
アンプ等の出力オフセットを除去し、正確に基準電圧に
クランプする。

（実施例） 第１図に本発明の画像読取装置のブロック図を示す。マ
ルチチップセンサ１０４には、複数個のＣＣＤセンサ１
０１　、１０２　、・・・・・・、１０３が並んでおり
、制御信号発生回路１１■より、それぞれセンサに駆動
パルス１１．５　、１１６　、リセットパルス１１７、
及び画像データのシフトレジスタへの移動用信号（φＳ
Ｈ）１１ｇが印加される。ここで１１５〜１１７までは
各センサともに同一のタイミングであるが、１１ｇは複
数個のセンサ出力を時分割で後段の回路に送出するため
に、時間差をつけて、各センサに加えられている。

センサ１０４からの出力信号は後段のアナログマルチプ
レクサ１０５でスイッチング信号１１９〜１２１により
一系統の信号線に時分割でまとめられ、エミッタホロワ
回路１０６でバッファされた後、力・ｉブリングコンデ
ンサ（Ｃ１）で、直流分をカットされる。粗クランプ用
トランジスタは例えばＦＥＴのスイッチングトランジス
タ１０７のようなもので、各ＣＣＤセンサの光シールド
部のうちの初めの数画素のタイミングでスイッチングさ
れ（１２２）　、クランプの基準電圧ＶＲＨとこの光シ
ールド部の電位を直流的に結合する。但し、１０７には
内部抵抗が存在するため完全にＶＲＨにクランプするこ
とはできず、オフセット電圧が生じる。

１１４は本装置で使用した画像処理用ＬＳＩで、クラン
プ回路、Ａ／Ｄ変換器、シェーディング補正回路等を内
蔵している。すなわち、画像データ１０８は、まず有効
信号部をサンプル・ホールドされた後、後段のＡ／Ｄ変
換器の入力電圧範囲（ＶＲＨ−ＶＲＬ）に入いるように
増幅器１０９で数倍の増幅が行なわれる。このアナログ
画像信号は、Ａ／Ｄ変換器１１０で８ビットディジタル
信号に変換され、前記センサ１０１〜１０３の黒レベル
信号と白レベル信号を記憶し、これら前記センサ１０１
〜１０３の感度不均一や光源の光量不均一等を補正する
シェーディング補正回路等を含む画像ブタ処理回路１１
３でディジタル信号処理が施され、後段の回路へ出力さ
れてゆく。

以上は、画像信号の流れ方であり、クランプ動作時に以
下のように処理が行なわれる。

ＣＣＤの光シールド部の信号が入力された時、クランプ
信号１２３が白レベルになると、その信号は増幅器１０
９．Ａ／Ｄ変換器１１０を通りディジタルデータに変換
され、クランプ信号発生回路１１２に入力される。この
クランプ信号発生回路１１２は光シールド部の電圧がど
れ位の値になっているかをモニタし、その値が６　（２
５６段階の“６′）になるようにフィードバックする回
路である。クランプ信号発生回路１１２はＬ　Ｓ　Ｉ　
１１４の駆動信号１２４　、１２５の４周期分（１周期
は１画像データに相当）の間、入力信号をモニタし、そ
の値を平均して、目標値６との差を求める。そして、そ
の平均値が６以上だった場合は、入力信号が大きすぎる
（電圧的には小さい。なぜならＣＯＤ信号は負の方向に
信号成分が出るため）と判断し、制御信号１２７により
、８３〜Ｓ５のスイッチをコントロールして、コンデン
サ０２〜Ｃ４に電荷を注入する。このコンデンサ０２〜
Ｃ４は順に容量が１゜２．４の関係にあり、スイッチ８
３〜Ｓ５の閉じ方により、１〜７までの容量を選ぶこと
ができる。

そして、入力信号の電位を下げたい時は、ＶＲＬ側にス
イッチをオンし、逆に上げたい時はＶＲＨ側にスイッチ
をオンし、電荷を貯える。

ここで貯えられた電荷は続く駆動信号の１周期で制御信
号１２６によりスイッチＳ２を閉じることで、コンデン
サＣ１に注入され結果として、入力信号の直流レベルを
変化させることになる。ここで、コンデンサ０２〜ｃ４
はコンデンサｃ１に比ベ、数百〜十分の一程度と低いた
め、１回の補正量が非常に小さい。その上この１回の補
正のために駆動信号の５周期分の時間をとってしまいと
うてい光シールドの画素数（４８画素）では足りない。

そこでＣＣＤセンサの駆動パルス１１５　、　ｌｉＢ及
びリセットパルス１１７に第２図のようなラッチ回路を
用いたゲートをかけ、上記の光シールド部分を広げ、よ
り多くのクランプ動作を可能にする。

即ち、第２図及び第７図に示すように、１２３は光シー
ルド画素部の中のクランプ動作をさせる部分のゲート信
号で、フリップフロップ２０６　、２０７のＣＬＲ端子
に加えられると共に、この信号１２３はＬ　Ｓ　Ｉ　１
１４にも印加され″Ｈレベル°の間じゆうクランプが行
なわれる。２０３はクロックパルス２０１とほぼ等しい
クロック信号で画像データの駆動信号と同期しており、
フリップフロップ２０６のＣＫ端子に加えられる。２０
４はフリップフロップ２０′ＢのＤ端子及びＱ端子から
取り出される信号２０３の２分周の信号、２０５はフリ
ップフロップ２０７のＤ端子及びＱ端子から取り出され
る信号２０３の４周分の信号で、クロックパルス２０１
゜２０２が加えられているアンド回路２０９　、２１０
に加えられ、この２つの信号２０４　、２０５が“Ｈレ
ベル”の時のみアンド回路２０９　、２１０がイネーブ
ルになり、ＣＣＤ駆動パルス１１５　、１１６及びリセ
ットパルス１１７が出力される。なお、駆動パルス１１
５はインバータ２０８を介して取り出される。又、フリ
ップフロップ２０ＢのＱ端子はフリップフロップ２０７
のＣＫ端子に接続される。つまりクランプ信号１２３が
出力されている間は、ＣＣＤ駆動信号が４分の１の周期
になっており、この時はＣＣＤ出力は光シールド部なの
で、つまり、光シールド部の信号が４倍に広がったこと
になる。この時、ＬＳＩに加わっている駆動信号１２４
　、１２５はクランプにかかわらず一定の周期（クロッ
クパルス２０１と同周期）なので、通常の４倍の回数だ
けクランプが可能になる。

また、第２図のフリップフロップ２０８　、２０７をふ
やせばより多くのクランプが可能になる。４倍にした場
合は本回路では、クランプする光シールド画素が４５画
素なので４５Ｘ４−１８０．１回のクランプで５周期の
時間を要するので、１８０÷５−３６、計３６回クラン
プすることができ、前述の粗クランプによるオフセット
やＬＳＩ内部のバッファ回路のオフセット電圧を吸収す
る４とが可能となる。

［発明の効果］ 以上説明したように本発明によれば、シングルチップセ
ンサ用に設計されたクランプ回路を含む画像処理ＬＳＩ
を用いて、マルチチップセンサの正確のクランプ動作を
行なうことができるので、安価にかつ簡単に安定した画
像処理信号が得られる画像読取装置を提供することがで
きる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
本発明に係るラッチ回路の一例を示す回路図、第３図は
ＣＣＤラインセンサの一例を示す構造説明図、第４図〜
第７図は第１図〜第３図の動作の一例を説明するための
タイミングチャートである。 １０４・・・マルチチップセンサ、１０５・・・アナロ
グマルチプレクサ、１０６・・・エミッタホロワ回路、
１０７・・・スイッチングトランジスタ、１０９・・・
増幅器、１１０・・・Ａ／Ｄ変換器、１１１・・・制御
信号発生回路、１１２・・・クランプ信号発生回路、１
１３・・・画像データ処理回路、１１４・・・画像処理
用ＬＳ　Ｉ、　２０８　、２０７・・・フリップフロッ
プ、２０８・・・インバータ、２０９　。 ２１０・・・アンド回路。

Claims (1)

【特許請求の範囲】
1. ＣＣＤセンサの基準電圧に関連する光シールド画素部の
   出力信号をクランプするクランプ手段と、このクランプ
   手段の出力信号をサンプル・ホールドする手段と、この
   手段でサンプル・ホールドされたアナログ信号をディジ
   タル信号に変換するアナログ／ディジタル変換手段と、
   前記ＣＣＤセンサの光シールド画素部の出力時前記ＣＣ
   Ｄセンサを駆動するパルスの駆動周波数を低くして前記
   光シールド画素部の出力信号のクランプ領域を広げる手
   段とを有することを特徴とする画像読取装置。