JPS6311768Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案はアナログ変換された出力電圧値を制御
信号により最小値に設定するのに好適な制御端子
付きのデイジタルアナログ変換器に関する。

テレビジヨン受像機等の電子機器において、例
えば音量制御にアナログ量による減衰器を用い、
この減衰器の制御にパルスコード変調されたデイ
ジタル信号を利用しなければならないような場合
に、このデイジタル信号を先ず制御用の直流電圧
に変換するためにデイジタルアナログ（以下Ｄ／
Ａと記す。）変換器が用いられる。このような場
合のＤ／Ａ変換器としては抵抗とコンデンサを用
いた簡単な積分回路が利用される。さらに音量制
御等を行う場合には、前記Ｄ／Ａ変換器に入力さ
れるデイジタルパルスコードに無関係にＤ／Ａ変
換器の出力を最小値に設定できる機能を付加し、
いわゆる音声ミユーテイング等の機能を設けるこ
とがある。

第１図は抵抗とコンデンサを用いた積分回路を
利用したＤ／Ａ変換する機能の他に、この変換さ
れた出力を最小値に設定できる制御端子を設けた
Ｄ／Ａ変換器の従来例を示す。このＤ／Ａ変換器
は次のように構成されている。

デイジタルパルスコードが入力される入力端子
１は積分用抵抗２を介してこのＤ／Ａ変換器の出
力端３に接続され、この出力端３は積分用コンデ
ンサ４を介して接地されると共に、電流制限用の
抵抗５を介して導通手段となるNPN型のスイツ
チング用のトランジスタ６のコレクタに接続さ
れ、そのエミツタは接地され、そのベースは保護
抵抗７を介して制御端子８に接続されている。こ
こで、抵抗２及びコンデンサ４によつて積分回路
が形成されるように構成され、トランジスタ６が
出力端子とアース間とを導通する手段として用い
られている。

以上のように構成された従来のＤ／Ａ変換器の
動作を以下に説明する。

制御端子８はローレベルに保たれている状態に
おいて、第２図に示されるような周期Ｔ、パルス
幅ｔのデイジタルパルスコードが入力端子１に入
力されると第３図に示される様に、その入力され
たデイジタルパルスコードのデユーテイ比δ（％）
（＝ｔ／Ｔ×100）に比例した値Ｅのアナログ出力
値が取り出される。

尚、第２図（及び第４図）において横軸は時
間、縦軸は信号レベルを示し、第３図において横
軸はデユーテイ比、縦軸は出力電圧値を示す。

一方、前述の如く、Ｄ／Ａ変換器の出力電圧を
最小値に設定したい場合には、制御端子８に第４
図ａに示されるように制御信号として正のパルス
を供給する。するとスイツチング用のトランジス
タ５のコレクタ・エミツタ間は導通し、そのコレ
クタ電圧は同図ｂに示されるように前記正のパル
スの期間、零電位となる。このためコンデンサ４
両端の電荷は電流制限用の抵抗５を経て放電さ
れ、出力端３の電圧は同図ｃに示される如くの電
圧波形となる。つまり制御端子８に正のパルスを
供給した場合、スイツチング用のトランジスタ５
が破壊しないように設けられた抵抗５のために放
電電流が制御され、通常使用する程度のパルス幅
ではその出力端３の最小の電圧値E_Rは零値には
達せず、同図ｃに示される如く若干残つてしまう
欠点があつた。又、所定の制御信号が印加されず
ローレベルとなりトランジスタ５がオフになつた
時点からＤ／Ａ変換器の出力電圧値が元の値に復
期するまでに同図ｂ，ｃに示される如く抵抗２及
びコンデンサ４の（積分の）時定数に依存した時
間tγかかり（時定数の増大と共にこの時間tγも大
きくなる。）この時間tγは、通常非常に大きな値
となり、回復までに時間がかかりすぎるという欠
点があつた。前記の時間tγを小さくするには積分
の時定数を小さくしなければならず、このように
すると出力電圧が小さくなるので好ましくないし
又、Ｄ／Ａ変換の直線性（比例特性）も悪化する
ことになる。

本考案は上述した点にかんがみてなされたもの
で、抵抗とコンデンサからなる積分回路と導通す
る手段が接続された出力端との間に定電流手段を
挿入することにより、制御端に印加される信号に
よつて、入力端に印加されるデイジタルパルスコ
ードの値に無関係に出力端の電圧を最小値に設定
でき、且つ回復するまでの時間が短いデイジタル
アナログ変換器を提供することを目的とする。

以下、本考案の実施例を第５図及び第６図を参
照して説明する。

第５図は本考案の一実施例を示し、第６図はそ
の動作を説明するためのタイミングチヤート図で
ある。ここで横軸は時間、縦軸は信号レベルを表
わす。

第５図に示される実施例は第１図の従来例に対
して、スイツチング用トランジスタ６の主電流路
（コレクタ・エミツタ路）を抵抗５を介さずに出
力端子３と基準電位点（アース）との間に接続
し、且つこの出力端３と積分回路を形成する抵抗
２とコンデンサ４の接続点との間に電界効果形ト
ランジスタ（以下FETという。）を設けた部分以
外は従来例の構成と同一であるので同一の要素に
は同符号を付してその説明を省略する。

一定の電流を流す（つまり定電流）手段として
の一実施例としてFET９が用いられている。

前記FET９のドレインは抵抗２とコンデンサ
との接続点に接続され、そのソース及びゲートは
出力端３に接続されている。

尚、前記FET９は図示の実施例においては扱
う電圧が正であるのでこの領域で導通するデイプ
レツシヨン形のＮチヤンネルのものを用いてい
る。このFET９の特性を第７図に示す。

以上のように構成されたＤ／Ａ変換器の一実施
例の動作を以下に説明する。

先ず制御端子８は制御端子としての正のパルス
が印加されてなく、ローレベルに保たれている場
合にはスイツチング用のトランジスタ６は非導通
である。この場合には前述と同様に、入力端１に
入力されたデイジタルパルスコードは抵抗２及び
コンデンサ４で形成された積分回路で積分され、
FET９を経てデイジタルパルスコードのデユー
テイ比δに比例した電圧Ｅが出力端３に出力され
る。

次に制御端子８に第６図ａに示される如くの正
のパルスが印加されるとスイツチング用のトラン
ジスタ６のコレクタ・エミツタ間はその期間導通
し、このコレクタ（あるいは出力端３）は同図ｂ
に示されるように零電位となる。この時FET９
はそのゲート・ソース間が接続されているため定
電流動作を行い、コンデンサ４に蓄えられた電荷
をドレイン・ソース間及びトランジスタ６のコレ
クタ・エミツタ間を経て徐々に放電する。従つて
ドレイン電流I_DSSが小さなFET９を使用すれば、
正のパルスの期間における放電電荷を充分に小さ
く抑えることができる。従つて制御端８に印加さ
れた制御パルスがハイレベルから、ローレベルに
変化した際におけるコンデンサ４の両端の電圧波
形は、同図ｃに示される如く、所定の電圧値Ｅよ
りわずかに減少するのみである。従つて、この所
定の電圧値Ｅに復期する時間tγは、本考案におい
ては充分に短かくすることができる。

つまり、コンデンサ４の容量をＣ〔Ｆ〕、制御信
号が制御端８に印加される前のコンデンサ４の両
端の電圧をＥ〔Ｖ〕、ハイレベルの制御信号幅をt₁
〔Ｓ〕とすれば、コンデンサ３に蓄えらた電荷CE
をドレイン電流I_DSSで全て放電するのに要する時
間CE／I_DSSはCE／I_DSS≫t₁となるように設定すれ
ば、回復時間を充分に短くすることができる。

又、本考案においては定電流の作用をする
FET９を設けてあるから従来例において必要と
された電流制御用の抵抗５を挿入する必要がない
ため、制御信号により出力端３の電圧の最小値を
従来例より小さくすることができる。

本考案におけるスイツチング用のトランジスタ
６が非導通の場合には、コンデンサ４の電圧が
FET９を経て出力端に取り出される。この場合
のFET９のドレイン電流は出力端３に接続され
る回路の入力抵抗がほとんど零に近い場合を除い
て、トランジスタ６が導通されている場合のドレ
イン電流I_DSSに比べて充分小さくなるのでFET９
のドレイン・ソース間の電圧降下がＤ／Ａ変換の
特性に悪影響を及ぼすことはない。

尚、上述の実施例においては、アースに対し正
の（デイジタル）信号電圧を扱つているが、入力
端及び出力端１，３がそれぞれ負の信号を扱う場
合においても略同様に応用することができる。こ
の場合には、上述のFET９をＰチヤンネルのデ
イプレツシヨンの形の接合形のものとし、トラン
ジスタ６をPNP型のものにすれば良い。

尚、上述の実施例において、FET９のゲート
とソース間に抵抗を挿入してトランジスタ６が導
通した時のドレイン電流I_DSSを変化させることも
できる。

以上述べたように本考案にすれば、積分回路と
出力端との間に定電流の機能をする手段を設けて
あるから制御端子に印加された制御信号により
Ｄ／Ａ変換器の出力電圧を最少値に設定すること
ができると共に、且つ制御信号が入力されなくな
ると速やかに元の出力電圧レベルに回復させるこ
とができるという利点を有する。

【図面の簡単な説明】

第１図は制御端子付きＤ／Ａ変換器の従来例を
示す回路図、第２図はＤ／Ａ変換器に入力される
デイジタルパルスコードの波形を示す波形図、第
３図はＤ／Ａ変換器の特性を示す特性図。第４図
は第１図に示される従来例の動作を説明する各部
の波形を示すタイミング・チヤート図、第５図は
本考案の制御端子付きＤ／Ａ変換器の一実施例を
示す回路図、第６図は第５図の動作を説明するた
めに各部の波形を示すタイミングチヤート図、第
７図は本考案にて用いるFETの特征を示す特性
図である。 １……入力端子、２，５……抵抗、３……出力
端、４……コンデンサ、６……トランジスタ、８
……制御端子、９……FET。

Claims (1)

1. 【実用新案登録請求の範囲】 デジタル信号が入力される入力端子に接続さ
   れ、前記デイジタル信号を積分するための抵抗、
   コンデンサを含んで成る積分回路と、 出力端子と基準電位点間に主電流路が接続さ
   れ、さらにこの主電流路を流れる電流量を制御す
   ることのできる制御電極を有し、この制御電極に
   制御信号が供給されたとき主電流路を介して上記
   出力端子と基準電位点間を導通せしめるスイツチ
   ング手段と、 前記積分回路の出力側にドレイン電極が接続さ
   れ、前記出力端子にソース電極・ゲート電極が接
   続され、前記スイツチング手段の導通時に積分回
   路と出力端子間を小なる定電流路として結合する
   ように働く定電流手段としてのデイプレツシヨン
   形電界効果トランジスタとを具備したことを特徴
   とするデイジタルアナログ変換器。