JP2845819B2 - サンプルホールド回路 - Google Patents
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
- G11C27/026—Sample-and-hold arrangements using a capacitive memory element associated with an amplifier
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Description
【０００１】
【発明の属する技術分野】本発明は、サンプルホールド
回路に関する。
回路に関する。
【０００２】
【従来の技術】図３に、従来のサンプルホールド回路の
一例の回路図を示す。又、図４に、その回路の動作時の
入・出力波形を示す。以下に、図３，４を参照して回路
の動作を説明する。図４の期間ｔ1 〜ｔ2 にはクロック
端子３がハイ（Ｈ）レベルであるので、トランジスタＱ
1 ，Ｑ4 はオン状態になる。一方、トランジスタＱ2 ，
Ｑ3 は、クロック端子３への信号がインバータでロウ
（Ｌ）レベルに反転された信号をベース電極に与えられ
るので、オフ状態になる。従って期間ｔ1 〜ｔ2 の間
は、トランジスタＱ5 ，Ｑ6 ，定電流源６Ａからなる全
帰還回路およびエミッタフォロワトランジスタＱ7 はオ
ン状態にあり、入力端子２に入力された電圧波形は、出
力端子５にそのまま出力される。この動作期間を、サン
プリング期間という。
一例の回路図を示す。又、図４に、その回路の動作時の
入・出力波形を示す。以下に、図３，４を参照して回路
の動作を説明する。図４の期間ｔ1 〜ｔ2 にはクロック
端子３がハイ（Ｈ）レベルであるので、トランジスタＱ
1 ，Ｑ4 はオン状態になる。一方、トランジスタＱ2 ，
Ｑ3 は、クロック端子３への信号がインバータでロウ
（Ｌ）レベルに反転された信号をベース電極に与えられ
るので、オフ状態になる。従って期間ｔ1 〜ｔ2 の間
は、トランジスタＱ5 ，Ｑ6 ，定電流源６Ａからなる全
帰還回路およびエミッタフォロワトランジスタＱ7 はオ
ン状態にあり、入力端子２に入力された電圧波形は、出
力端子５にそのまま出力される。この動作期間を、サン
プリング期間という。
【０００３】次に、期間ｔ2 〜ｔ3 にはクロックがＬレ
ベルにあるので、トランジスタＱ1 ，Ｑ4 はオフ状態に
なる。一方、トランジスタＱ2 ，Ｑ3 はオン状態にな
る。従って期間ｔ2 〜ｔ3 の間は、前述の全帰還回路お
よびエミッタフォロワトランジスタＱ7 はオフ状態にあ
り、時刻ｔ2 直前にトランジスタＱ7 によってコンデン
サＣにチャージされた電圧ＶC が保持される。その結
果、出力端子５の電圧は期間ｔ2 〜ｔ3 の間、入力端子
２への入力電圧が変化しても一定電圧ＶC となる。この
動作期間を、ホールド期間という。
ベルにあるので、トランジスタＱ1 ，Ｑ4 はオフ状態に
なる。一方、トランジスタＱ2 ，Ｑ3 はオン状態にな
る。従って期間ｔ2 〜ｔ3 の間は、前述の全帰還回路お
よびエミッタフォロワトランジスタＱ7 はオフ状態にあ
り、時刻ｔ2 直前にトランジスタＱ7 によってコンデン
サＣにチャージされた電圧ＶC が保持される。その結
果、出力端子５の電圧は期間ｔ2 〜ｔ3 の間、入力端子
２への入力電圧が変化しても一定電圧ＶC となる。この
動作期間を、ホールド期間という。
【０００４】以上の動作を繰り返すことにより、出力端
子５には、図４に示すような出力波形が得られる。
子５には、図４に示すような出力波形が得られる。
【０００５】ところで、図３に示す回路では、時刻ｔ2
においてトランジスタＱ2 ，Ｑ3 がオン状態になると、
定電流源６Ａの電流Ｉ01は全てトランジスタＱ2 ，Ｑ3
に流れる。ところが定電流源６Ａにはトランジスタ
Ｑ2 ，Ｑ3 のコレクタ電位を固定する要素がないので、
トランジスタＱ2 ，Ｑ3 のコレクタ電位は、トランジス
タＱ2 ，Ｑ3 のベース電位からそれらトランジスタのベ
ース・コレクタ間接合の順方向電圧降下ＶF の分約０．
６Ｖ下った電位になってしまう。従って二つのトランジ
スタＱ2 ，Ｑ3 は共に飽和状態になってしまう。飽和状
態にあるトランジスタのスイッチング速度は周知のとお
り、非飽和状態に比べて格段に遅くなるので、時刻ｔ3
になってトランジスタＱ2 ，Ｑ3 のベース電位がＬレベ
ルに変化しても、トランジスタＱ2 ，Ｑ3 は直ぐにはオ
フ状態に遷移できず、一定の遅れ時間ｔd の後にオフ状
態になる。その間、前述の全帰還回路およびエミッタフ
ォロワトランジスタＱ7 はオン状態になれず、出力電圧
も時間ｔd だけ遅れて入力電圧に追従する。従って、時
刻ｔ3 において再びサンプリング期間になっても、出力
電圧は時刻ｔ3 での入力電圧と同じ電圧ではなく、オフ
セット電圧Ｖos分低い電圧値を出力してしまう。
においてトランジスタＱ2 ，Ｑ3 がオン状態になると、
定電流源６Ａの電流Ｉ01は全てトランジスタＱ2 ，Ｑ3
に流れる。ところが定電流源６Ａにはトランジスタ
Ｑ2 ，Ｑ3 のコレクタ電位を固定する要素がないので、
トランジスタＱ2 ，Ｑ3 のコレクタ電位は、トランジス
タＱ2 ，Ｑ3 のベース電位からそれらトランジスタのベ
ース・コレクタ間接合の順方向電圧降下ＶF の分約０．
６Ｖ下った電位になってしまう。従って二つのトランジ
スタＱ2 ，Ｑ3 は共に飽和状態になってしまう。飽和状
態にあるトランジスタのスイッチング速度は周知のとお
り、非飽和状態に比べて格段に遅くなるので、時刻ｔ3
になってトランジスタＱ2 ，Ｑ3 のベース電位がＬレベ
ルに変化しても、トランジスタＱ2 ，Ｑ3 は直ぐにはオ
フ状態に遷移できず、一定の遅れ時間ｔd の後にオフ状
態になる。その間、前述の全帰還回路およびエミッタフ
ォロワトランジスタＱ7 はオン状態になれず、出力電圧
も時間ｔd だけ遅れて入力電圧に追従する。従って、時
刻ｔ3 において再びサンプリング期間になっても、出力
電圧は時刻ｔ3 での入力電圧と同じ電圧ではなく、オフ
セット電圧Ｖos分低い電圧値を出力してしまう。
【０００６】これまで述べたように、図３に示す回路に
おいては、サンプリング期間の出力にオフセット電圧Ｖ
os が生じてしまうという問題がある。更に、クロック
端子に入力されるクロックの周波数が高くなり、特に、
Ｈレベルの期間が回路の遅れ時間ｔd よりも短くなるつ
まり、ｔd ＞クロックのＨレベル期間、の状態になる
と、もはや回路は動作できなくなってしまう。すなわ
ち、高速動作ができないという欠点がある。
おいては、サンプリング期間の出力にオフセット電圧Ｖ
os が生じてしまうという問題がある。更に、クロック
端子に入力されるクロックの周波数が高くなり、特に、
Ｈレベルの期間が回路の遅れ時間ｔd よりも短くなるつ
まり、ｔd ＞クロックのＨレベル期間、の状態になる
と、もはや回路は動作できなくなってしまう。すなわ
ち、高速動作ができないという欠点がある。
【０００７】上述の欠点を改善した改良型のサンプルホ
ールド回路として、図５に示す回路がある。図５を参照
して、この回路は、基本的な動作は図３に示した回路と
同じであるが、トランジスタＱ8 が追加されている。そ
して、ホールド期間にトランジスタＱ2 ，Ｑ3 がオン状
態になったときそれらトランジスタＱ2 ，Ｑ3 が飽和状
態にならないようにするために、トランジスタＱ8 のベ
ース電圧を設定するための電圧源７（出力電圧＝
ＶREF ）が追加されている。この電圧源７の出力電圧Ｖ
REF は、次の条件を満たすように設定する。すなわち、
両トランジスタＱ2 ，Ｑ3 のベース電極への入力クロッ
クのＨレベル電圧をＶCLKHとし、また回路の電源電圧を
ＶCCとしたとき、トランジスタＱ2 ，Ｑ3 のコレクタ電
極（節点Ｎ1 ）の電圧ＶN1 がＶN1≧ＶCLKHとなるように
するのである。従って、ＶN1＝ＶREF −ＶBE8 ≧ＶCLKH
（１）と
なるように電圧ＶREF を決める。但し、式（１）におい
てＶBE8 は、トランジスタＱ8 のベース・エミッタ間順
方向電圧降下である。
ールド回路として、図５に示す回路がある。図５を参照
して、この回路は、基本的な動作は図３に示した回路と
同じであるが、トランジスタＱ8 が追加されている。そ
して、ホールド期間にトランジスタＱ2 ，Ｑ3 がオン状
態になったときそれらトランジスタＱ2 ，Ｑ3 が飽和状
態にならないようにするために、トランジスタＱ8 のベ
ース電圧を設定するための電圧源７（出力電圧＝
ＶREF ）が追加されている。この電圧源７の出力電圧Ｖ
REF は、次の条件を満たすように設定する。すなわち、
両トランジスタＱ2 ，Ｑ3 のベース電極への入力クロッ
クのＨレベル電圧をＶCLKHとし、また回路の電源電圧を
ＶCCとしたとき、トランジスタＱ2 ，Ｑ3 のコレクタ電
極（節点Ｎ1 ）の電圧ＶN1 がＶN1≧ＶCLKHとなるように
するのである。従って、ＶN1＝ＶREF −ＶBE8 ≧ＶCLKH
（１）と
なるように電圧ＶREF を決める。但し、式（１）におい
てＶBE8 は、トランジスタＱ8 のベース・エミッタ間順
方向電圧降下である。
【０００８】
【発明が解決しようとする課題】上述の改良型サンプル
ホールド回路（図５）にも、次のような改善すべき点が
残されている。 サンプリング期間でのオフセット電圧Ｖosが大であ
る。 クロック端子への入力周波数の上限が低い。 低消費電力化が困難である。 以下に、その説明を行う。
ホールド回路（図５）にも、次のような改善すべき点が
残されている。 サンプリング期間でのオフセット電圧Ｖosが大であ
る。 クロック端子への入力周波数の上限が低い。 低消費電力化が困難である。 以下に、その説明を行う。
【０００９】図６は、図５に示す改良型サンプルホール
ド回路の入・出力波形を示す図である。図６において、
期間ｔ1 〜ｔ2 のサンプリング期間には、クロック端子
３のレベルはＨレベルで、トランジスタＱ1 ，Ｑ4 はオ
ン状態にある。一方、トランジスタＱ2 ，Ｑ3 はオフ状
態にある。又、トランジスタＱ5 ，Ｑ6 ，定電流源６Ａ
からなる全帰還回路は、動作状態にある。そのため、ト
ランジスタＱ8 のエミッタ電極（節点Ｎ1 ）には、入力
端子２から入力される入力波形と同じ電圧波形が現れ
る。そして、トランジスタＱ8 はオフ状態にあり、トラ
ンジスタＱ7 はオン状態にあるので、出力端子５にも、
図６中に示す出力波形のように、入力と同じ電圧波形が
出力される。
ド回路の入・出力波形を示す図である。図６において、
期間ｔ1 〜ｔ2 のサンプリング期間には、クロック端子
３のレベルはＨレベルで、トランジスタＱ1 ，Ｑ4 はオ
ン状態にある。一方、トランジスタＱ2 ，Ｑ3 はオフ状
態にある。又、トランジスタＱ5 ，Ｑ6 ，定電流源６Ａ
からなる全帰還回路は、動作状態にある。そのため、ト
ランジスタＱ8 のエミッタ電極（節点Ｎ1 ）には、入力
端子２から入力される入力波形と同じ電圧波形が現れ
る。そして、トランジスタＱ8 はオフ状態にあり、トラ
ンジスタＱ7 はオン状態にあるので、出力端子５にも、
図６中に示す出力波形のように、入力と同じ電圧波形が
出力される。
【００１０】ここで、説明を具体的にするために、各電
圧、電流、入・出力レベルなどを、以下のように設定す
る。すなわち、 電源電圧ＶCC＝５．０Ｖ クロック端子３入力Ｈレベル電圧ＶCLKH＝１．５Ｖ クロック端子３入力Ｌレベル電圧ＶCLKL＝１．０Ｖ 入力端子２入力信号振幅ＶinPP＝２．０ＶPP 入力信号の中心値＝３．５Ｖ 入力端子２入力信号Ｌレベル電圧ＶinL ＝３．５−１．
０＝２．５Ｖ 入力端子２入力信号Ｈレベル電圧ＶinH ＝３．５＋１．
０＝４．５Ｖ 定電流源６Ｂ電流Ｉ02＝４００μＡ 定電流源６Ａ電流Ｉ01＝Ｉ02／２＝２００μＡ 定電流源６Ｃ電流Ｉ03＝Ｉ02＝４００μＡ 各トランジスタのベース・エミッタ間順方向電圧降下Ｖ
BE＝０．７Ｖ とする。
圧、電流、入・出力レベルなどを、以下のように設定す
る。すなわち、 電源電圧ＶCC＝５．０Ｖ クロック端子３入力Ｈレベル電圧ＶCLKH＝１．５Ｖ クロック端子３入力Ｌレベル電圧ＶCLKL＝１．０Ｖ 入力端子２入力信号振幅ＶinPP＝２．０ＶPP 入力信号の中心値＝３．５Ｖ 入力端子２入力信号Ｌレベル電圧ＶinL ＝３．５−１．
０＝２．５Ｖ 入力端子２入力信号Ｈレベル電圧ＶinH ＝３．５＋１．
０＝４．５Ｖ 定電流源６Ｂ電流Ｉ02＝４００μＡ 定電流源６Ａ電流Ｉ01＝Ｉ02／２＝２００μＡ 定電流源６Ｃ電流Ｉ03＝Ｉ02＝４００μＡ 各トランジスタのベース・エミッタ間順方向電圧降下Ｖ
BE＝０．７Ｖ とする。
【００１１】いま図６の時刻ｔ1 において入力電圧Ｖ
inH ＝４．５Ｖとすると、前述のように全帰還回路によ
り、節点Ｎ1 の電圧ＶN1＝４．５Ｖとなる。従って、出
力端子５の出力電圧Ｖout は、 Ｖout ＝ＶN1−ＶBE7 ＝４．５−０．７＝３．８Ｖ （２） となる。つまり、サンプリング期間においては、出力電
圧Ｖout としては常に、下記の式（３）で示される電圧
Ｖout(TS) が出力される。
inH ＝４．５Ｖとすると、前述のように全帰還回路によ
り、節点Ｎ1 の電圧ＶN1＝４．５Ｖとなる。従って、出
力端子５の出力電圧Ｖout は、 Ｖout ＝ＶN1−ＶBE7 ＝４．５−０．７＝３．８Ｖ （２） となる。つまり、サンプリング期間においては、出力電
圧Ｖout としては常に、下記の式（３）で示される電圧
Ｖout(TS) が出力される。
【００１２】 Ｖout(TS) ＝入力電圧Ｖin−ＶBE7 （３） 次に、期間ｔ2 〜ｔ3 にはクロック端子はＬレベルにあ
り、回路はホールド期間で、トランジスタＱ1 ，Ｑ4 は
オフ状態に、トランジスタＱ2 ，Ｑ3 はオン状態にな
る。従って、前述の全帰還回路は非動作状態にあって、
トランジスタＱ8のエミッタ電極（節点Ｎ1 ）の電圧Ｖ
N1(TH)は、このトランジスタＱ8 がオン状態となるの
で、下記の式（４）で示される電圧に固定される。
り、回路はホールド期間で、トランジスタＱ1 ，Ｑ4 は
オフ状態に、トランジスタＱ2 ，Ｑ3 はオン状態にな
る。従って、前述の全帰還回路は非動作状態にあって、
トランジスタＱ8のエミッタ電極（節点Ｎ1 ）の電圧Ｖ
N1(TH)は、このトランジスタＱ8 がオン状態となるの
で、下記の式（４）で示される電圧に固定される。
【００１３】 ＶN1(TH)＝ＶCC−（ＶREF ＋ＶBE8 ） （４） このとき、出力端子の電圧Ｖout は、以下のように、一
定電圧となる。すなわち、コンデンサＣには、時刻ｔ2
において回路がサンプリング期間からホールド期間に変
化する直前の電圧値が、トランジスタＱ7 によって充電
されている。また、ホールド期間になるとトランジスタ
Ｑ2 ，Ｑ3 がオン状態になり、その結果トランジスタＱ
7 がオフ状態になるので、時刻ｔ2 での入力電圧値をＶ
inL （＝２．５Ｖ）とすると、 Ｖout ＝２．５−ＶBE7 ＝１．８Ｖ の一定電圧となる。つまり、ホールド期間においては常
に、下記の式（５）で示される電圧Ｖout(TH) が出力さ
れる。
定電圧となる。すなわち、コンデンサＣには、時刻ｔ2
において回路がサンプリング期間からホールド期間に変
化する直前の電圧値が、トランジスタＱ7 によって充電
されている。また、ホールド期間になるとトランジスタ
Ｑ2 ，Ｑ3 がオン状態になり、その結果トランジスタＱ
7 がオフ状態になるので、時刻ｔ2 での入力電圧値をＶ
inL （＝２．５Ｖ）とすると、 Ｖout ＝２．５−ＶBE7 ＝１．８Ｖ の一定電圧となる。つまり、ホールド期間においては常
に、下記の式（５）で示される電圧Ｖout(TH) が出力さ
れる。
【００１４】 Ｖout(TH) ＝Ｖin(t2)−ＶBE7 （５） 次に、ホールド期間におけるトランジスタＱ8 のエミッ
タ電圧つまり節点Ｎ1の電圧ＶN1と、トランジスタＱ8
のベース電圧ＶREF について述べる。ホールド期間のと
き、トランジスタＱ8 のエミッタ電圧はトランジスタＱ
7 がオン状態になれない電圧、つまり下記の式（６）で
示される条件を満足する値に設定されていなければなら
ない。
タ電圧つまり節点Ｎ1の電圧ＶN1と、トランジスタＱ8
のベース電圧ＶREF について述べる。ホールド期間のと
き、トランジスタＱ8 のエミッタ電圧はトランジスタＱ
7 がオン状態になれない電圧、つまり下記の式（６）で
示される条件を満足する値に設定されていなければなら
ない。
【００１５】 ＶN1−Ｖout(TH) ＜ＶBE7 ＝０．７Ｖ （６） 上記の条件は、ホールド期間中、トランジスタＱ7 によ
ってコンデンサＣにチャージされ保持されている電圧が
変化してしまうのを防止するためである。又、このとき
の出力電圧は、最小の入力レベルすなわちＶinL のとき
の出力電圧を考える必要がある。ＶinL(t2) ＝２．５Ｖ
であるので、出力電圧は式（５）より、Ｖout(TH) ＝
２．５−０．７＝１．８Ｖとなる。
ってコンデンサＣにチャージされ保持されている電圧が
変化してしまうのを防止するためである。又、このとき
の出力電圧は、最小の入力レベルすなわちＶinL のとき
の出力電圧を考える必要がある。ＶinL(t2) ＝２．５Ｖ
であるので、出力電圧は式（５）より、Ｖout(TH) ＝
２．５−０．７＝１．８Ｖとなる。
【００１６】ここで、温度特性を考慮して、式（６）で
示される解を０とすると、電圧ＶN1は、ＶN1＝Ｖout ＝
１．８Ｖとなる。従って、電圧源７の電圧ＶREF は式
（１）を満たし、且つ、ＶN1＝１．８Ｖとなるように設
定すれば良い。
示される解を０とすると、電圧ＶN1は、ＶN1＝Ｖout ＝
１．８Ｖとなる。従って、電圧源７の電圧ＶREF は式
（１）を満たし、且つ、ＶN1＝１．８Ｖとなるように設
定すれば良い。
【００１７】従って、電圧ＶREF は、 ＶCC−（ＶREF ＋ＶBE8 ）＝ＶN1 （７） より、式（７）を変形して、 ＶREF ＝ＶCC−（ＶBE8 ＋ＶN1）＝５．０−（０．７＋
１．８）＝２．５Ｖ となる。このことから、ＶREF −ＶBE8 ＝２．５−０．
７＝１．８Ｖとなって、式（１）で表される、ＶREF −
ＶBE8 ≧ＶCLKH＝１．５Ｖの条件も満足している。
１．８）＝２．５Ｖ となる。このことから、ＶREF −ＶBE8 ＝２．５−０．
７＝１．８Ｖとなって、式（１）で表される、ＶREF −
ＶBE8 ≧ＶCLKH＝１．５Ｖの条件も満足している。
【００１８】次に、時刻ｔ3 以降について考える。図６
において時刻ｔ3 に、クロック端子３はＨレベルにな
る。従って回路は再び、サンプリング期間になる。この
とき、トランジスタＱ1 ，Ｑ4 がオン状態になると共に
トランジスタＱ2 ，Ｑ3 がオフ状態になることで、全帰
還回路およびトランジスタＱ7 がオン状態に遷移しよう
とするが、節点Ｎ1 の電圧はトランジスタＱ6 ，Ｑ2 ，
Ｑ3 の寄生容量（この場合は、コレクタ・ベース間接合
容量Ｃcb及びコレクタ・基板間接合容量Ｃsub ）によ
り、瞬時には入力信号に追従できず、図６中の期間ｔ3
〜ｔ4 に示すように、或る遅れ時間ｔd をもって立ち上
る。その結果、出力電圧Ｖout は本来の電圧（図６の場
合は、時刻ｔ3 での入力電圧ＶinはＶinH ＝４．５Ｖで
あり、従って本来の出力電圧Ｖout は式（２）から、Ｖ
out ＝３．８Ｖ）より電圧Ｖosの分だけ低い電圧となっ
てしまう。つまり、サンプリング期間にオフセットを生
じてしまうという欠点がある。
において時刻ｔ3 に、クロック端子３はＨレベルにな
る。従って回路は再び、サンプリング期間になる。この
とき、トランジスタＱ1 ，Ｑ4 がオン状態になると共に
トランジスタＱ2 ，Ｑ3 がオフ状態になることで、全帰
還回路およびトランジスタＱ7 がオン状態に遷移しよう
とするが、節点Ｎ1 の電圧はトランジスタＱ6 ，Ｑ2 ，
Ｑ3 の寄生容量（この場合は、コレクタ・ベース間接合
容量Ｃcb及びコレクタ・基板間接合容量Ｃsub ）によ
り、瞬時には入力信号に追従できず、図６中の期間ｔ3
〜ｔ4 に示すように、或る遅れ時間ｔd をもって立ち上
る。その結果、出力電圧Ｖout は本来の電圧（図６の場
合は、時刻ｔ3 での入力電圧ＶinはＶinH ＝４．５Ｖで
あり、従って本来の出力電圧Ｖout は式（２）から、Ｖ
out ＝３．８Ｖ）より電圧Ｖosの分だけ低い電圧となっ
てしまう。つまり、サンプリング期間にオフセットを生
じてしまうという欠点がある。
【００１９】ここで、回路条件を下記のように設定し
て、オフセット電圧Ｖosを見積ってみる。
て、オフセット電圧Ｖosを見積ってみる。
【００２０】電源電圧ＶCC＝５．０Ｖ クロック端子３入力Ｈレベル電圧ＶCLKH＝１．５Ｖ クロック端子３入力Ｈレベル電圧ＶCLKL＝１．０Ｖ 入力端子２入力信号振幅ＶinPP＝２．０ＶPP 入力信号の中心値＝３．５Ｖ 入力端子２入力信号Ｌレベル電圧ＶinL ＝３．５−１．
０＝２．５Ｖ 入力端子２入力信号Ｈレベル電圧ＶinH ＝３．５＋１．
０＝４．５Ｖ 定電流源６Ｂ電流Ｉ02＝４００μＡ 定電流源６Ａ電流Ｉ01＝Ｉ02／２＝２００μＡ 定電流源６Ｃ電流Ｉ03＝Ｉ02＝４００μＡ 入力信号Ｖinはｓｉｎ波形で、周波数ｆin＝１０ＭＨ
ｚ、周期Ｔ＝０．１μｓ節点Ｎ1 の寄生容量Ｃj ＝２ｐ
Ｆとする。
０＝２．５Ｖ 入力端子２入力信号Ｈレベル電圧ＶinH ＝３．５＋１．
０＝４．５Ｖ 定電流源６Ｂ電流Ｉ02＝４００μＡ 定電流源６Ａ電流Ｉ01＝Ｉ02／２＝２００μＡ 定電流源６Ｃ電流Ｉ03＝Ｉ02＝４００μＡ 入力信号Ｖinはｓｉｎ波形で、周波数ｆin＝１０ＭＨ
ｚ、周期Ｔ＝０．１μｓ節点Ｎ1 の寄生容量Ｃj ＝２ｐ
Ｆとする。
【００２１】図６の時刻ｔ3 において、節点Ｎ1 の電圧
ＶN1は式（６）より、ＶN1＝１．８Ｖとなっている。
又、時刻ｔ3 以降で回路が正常に動作するためには、節
点Ｎ1の電圧値ＶN1が入力電圧値Ｖinと同じ値まで上昇
した時点つまり、時刻ｔ4 であり、それ迄には遅れ時間
ｔd を要する。
ＶN1は式（６）より、ＶN1＝１．８Ｖとなっている。
又、時刻ｔ3 以降で回路が正常に動作するためには、節
点Ｎ1の電圧値ＶN1が入力電圧値Ｖinと同じ値まで上昇
した時点つまり、時刻ｔ4 であり、それ迄には遅れ時間
ｔd を要する。
【００２２】電圧ＶN1が上昇するには、定電流源６Ａの
電流Ｉ01により節点Ｎ1 の寄生容量Ｃj を充電する必要
があり、その時間は下記の式（８）で示される。
電流Ｉ01により節点Ｎ1 の寄生容量Ｃj を充電する必要
があり、その時間は下記の式（８）で示される。
【００２３】 ｔd ＝Ｃj ・Ｖin(t4)／Ｉ01 （８） このとき、入力電圧Ｖinは、次式（９）で示される。
【００２４】 Ｖin(t4)＝ＶinH ・ｓｉｎ（２π・｛（１／Ｔ）−（１／ｔd ）｝）（９） 式（８），（９）を遅れ時間ｔd について解くと、下記
の式（１０）を得る。
の式（１０）を得る。
【００２５】 ｛（Ｉ01・ｔd ）／（Ｃj ・ＶinH ）｝＋ｓｉｎ（２π／ｔd ）＝０ （１０） 式（１０）を解くと、ｔd ＝２８ｎｓを得る。
【００２６】次に、出力電圧Ｖout が時間ｔd だけ遅れ
て立ち上ったときの、出力電圧のオフセット電圧Ｖosを
求める。
て立ち上ったときの、出力電圧のオフセット電圧Ｖosを
求める。
【００２７】 Ｖout(t4) ＝（ＶinH −ＶBE7 ）・ｓｉｎ（２π｛（１／Ｔ）−（１／ｔd ）｝） （１１） より、Ｖout(t4) ＝１．６１Ｖを得る。
【００２８】時刻ｔ3 での入力電圧ＶinはＶinH ＝４．
５Ｖであり、遅れ時間ｔd ＝０のときの出力電圧Ｖout
は式（３）より、Ｖout ＝ＶinH −ＶBE7 ＝４．５−
０．７＝３．８Ｖである。従って、オフセット電圧Ｖos
は下記の式（１２） Ｖos＝Ｖout(t3) −Ｖout(t4) （１２） より、 Ｖos＝３．８−１．１６Ｖ＝２．６４Ｖ となる。
５Ｖであり、遅れ時間ｔd ＝０のときの出力電圧Ｖout
は式（３）より、Ｖout ＝ＶinH −ＶBE7 ＝４．５−
０．７＝３．８Ｖである。従って、オフセット電圧Ｖos
は下記の式（１２） Ｖos＝Ｖout(t3) −Ｖout(t4) （１２） より、 Ｖos＝３．８−１．１６Ｖ＝２．６４Ｖ となる。
【００２９】以上の議論より、従来の回路の場合、前述
の条件のもとでは、Ｖos＝２．６４Ｖのオフセット電圧
が生じてしまうことになる。
の条件のもとでは、Ｖos＝２．６４Ｖのオフセット電圧
が生じてしまうことになる。
【００３０】次に、回路の動作周波数を、見積る。前述
したように、クロック端子３への入力周波数ｆinのデュ
ーティ（ｄｕｔｙ）を５０％とすると、遅れ時間ｔd の
大きさと入力周波数の１／２の周期つまりサンプリング
期間との関係が下記の式（１３）の条件を満たさなくな
ったとき、サンプリング期間は０となる。つまり、回路
は、応答できなくなってしまう。
したように、クロック端子３への入力周波数ｆinのデュ
ーティ（ｄｕｔｙ）を５０％とすると、遅れ時間ｔd の
大きさと入力周波数の１／２の周期つまりサンプリング
期間との関係が下記の式（１３）の条件を満たさなくな
ったとき、サンプリング期間は０となる。つまり、回路
は、応答できなくなってしまう。
【００３１】 ｔd ≦１／（２・ｆin） （１３） 式（１３）において、動作限界をｔd ＝１／（２・
ｆin）と考えると、クロック端子３への入力周波数の上
限ｆinmax は、次の式（１４）で示される。
ｆin）と考えると、クロック端子３への入力周波数の上
限ｆinmax は、次の式（１４）で示される。
【００３２】 ｆinmax ≦１／（２・ｔd ） （１４） 式（１４）にｔd ＝２８ｎｓを代入して上限入力周波数
ｆinmax を求めると、ｆinmax ＝１７．８ＭＨｚを得
る。
ｆinmax を求めると、ｆinmax ＝１７．８ＭＨｚを得
る。
【００３３】以上より、従来の回路の場合、前述の条件
のもとでは、クロック端子３への入力周波数は上限を、
ｆinmax ＝１７．８ＭＨｚに制限されてしまう。
のもとでは、クロック端子３への入力周波数は上限を、
ｆinmax ＝１７．８ＭＨｚに制限されてしまう。
【００３４】次に、クロック周波数の上限をｆinmax ＝
５０ＭＨｚにするのに必要な、各定電流源電流Ｉ01，Ｉ
02，Ｉ03を見積る。この場合は、式（８）及び式（１
４）より、電流Ｉ01について解くと、下記の式（１５）
を得る。
５０ＭＨｚにするのに必要な、各定電流源電流Ｉ01，Ｉ
02，Ｉ03を見積る。この場合は、式（８）及び式（１
４）より、電流Ｉ01について解くと、下記の式（１５）
を得る。
【００３５】 Ｉ01＝２・Ｃj ・Ｖin(t4)・ｆinmax （１５） ここで、Ｖin(t4)は式（９）に、Ｔ＝１／５０ＭＨｚ＝
０．０２μｓ，１／ｔd＝１／２×５０ＭＨｚ＝０．０
１μｓ，ＶinH ＝４．５Ｖを代入すると、 Ｖin(t4)＝３．２Ｖ を得る。
０．０２μｓ，１／ｔd＝１／２×５０ＭＨｚ＝０．０
１μｓ，ＶinH ＝４．５Ｖを代入すると、 Ｖin(t4)＝３．２Ｖ を得る。
【００３６】この条件と前述の各条件とを式（１５）に
代入すると、Ｉ01＝６４０μＡを得る。
代入すると、Ｉ01＝６４０μＡを得る。
【００３７】ここで、既に述べたように、Ｉ02＝２・Ｉ
01，Ｉ02＝Ｉ03であるので、 Ｉ02＝Ｉ03＝２×６４０μＡ＝１．２８ｍＡ となる。すなわち、ｆinmax ＝５０ＭＨｚとするために
は、回路電流Ｉcc＝Ｉ01＋Ｉ02＋Ｉ03は３．２ｍＡとな
り、初期値Ｉcc＝１．０ｍＡに対し３．２倍にも増加さ
せなければならない。つまり、高速動作に対応させるに
は回路電流ＩCCを大幅に増加させる必要があり、低消費
電力化を図るのが困難であるという問題がある。
01，Ｉ02＝Ｉ03であるので、 Ｉ02＝Ｉ03＝２×６４０μＡ＝１．２８ｍＡ となる。すなわち、ｆinmax ＝５０ＭＨｚとするために
は、回路電流Ｉcc＝Ｉ01＋Ｉ02＋Ｉ03は３．２ｍＡとな
り、初期値Ｉcc＝１．０ｍＡに対し３．２倍にも増加さ
せなければならない。つまり、高速動作に対応させるに
は回路電流ＩCCを大幅に増加させる必要があり、低消費
電力化を図るのが困難であるという問題がある。
【００３８】これまで述べたことから、従来のサンプル
ホールド回路には、サンプリング期間でのオフセット電
圧が大きいという問題点があることが分る。これは、ホ
ールド期間からサンプリング期間に動作が切り替った時
の節点Ｎ1 電圧の変化量が大きく、そのため回路の応答
速度が遅くなるためである。
ホールド回路には、サンプリング期間でのオフセット電
圧が大きいという問題点があることが分る。これは、ホ
ールド期間からサンプリング期間に動作が切り替った時
の節点Ｎ1 電圧の変化量が大きく、そのため回路の応答
速度が遅くなるためである。
【００３９】次に、クロック入力周波数の上限が低いと
いう問題がある。これは、上述の問題と同様に、回路の
遅れ時間が大きく、遅れ時間の２倍以上の周波数を入力
しても回路が応答できないためである。
いう問題がある。これは、上述の問題と同様に、回路の
遅れ時間が大きく、遅れ時間の２倍以上の周波数を入力
しても回路が応答できないためである。
【００４０】又、低消費電力化を図るのが困難であると
いう問題がある。その理由は、例えば入力クロック周波
数の上限を２．８倍（１７．８ＭＨｚから５０ＭＨｚ）
にするためには回路電流を３．２倍にまで増加させなけ
ればならないからである。
いう問題がある。その理由は、例えば入力クロック周波
数の上限を２．８倍（１７．８ＭＨｚから５０ＭＨｚ）
にするためには回路電流を３．２倍にまで増加させなけ
ればならないからである。
【００４１】従って本発明は、サンプリング期間におけ
るオフセット電圧が小さく、高速クロックで動作可能
で、消費電力の小さいサンプルホールド回路を提供する
ことを目的とするものである。
るオフセット電圧が小さく、高速クロックで動作可能
で、消費電力の小さいサンプルホールド回路を提供する
ことを目的とするものである。
【００４２】
【課題を解決するための手段】本発明のサンプルホール
ド回路は、サンプリングしホールドすべき入力信号を、
外部からのクロックに応じて電流経路が切り替る差動増
幅器によって活性，非活性が制御される全帰還型差動増
幅器で増幅し、その増幅出力を、出力点に電圧保持用の
キャパシタを備え、前記クロックに応じて電流経路が切
り替る差動増幅器によって導通，非導通が制御されるエ
ミッタフォロワの出力トランジスタで出力端子に伝達す
る構成で、電源端子と前記出力トランジスタのベース電
極との間には、非導通状態にあるときの前記出力トラン
ジスタのベース電位を制御するためのトランジスタを備
えるサンプルホールド回路において、前記入力信号を、
前記全帰還型差動増幅器に入力すると共に、前記ベース
電位制御用のトランジスタのベース電極にも入力するよ
うにして、前記非導通状態にあるときの出力トランジス
タのベース電圧が、前記入力信号の電圧変化に追従する
ようにしたことを特徴とする。
ド回路は、サンプリングしホールドすべき入力信号を、
外部からのクロックに応じて電流経路が切り替る差動増
幅器によって活性，非活性が制御される全帰還型差動増
幅器で増幅し、その増幅出力を、出力点に電圧保持用の
キャパシタを備え、前記クロックに応じて電流経路が切
り替る差動増幅器によって導通，非導通が制御されるエ
ミッタフォロワの出力トランジスタで出力端子に伝達す
る構成で、電源端子と前記出力トランジスタのベース電
極との間には、非導通状態にあるときの前記出力トラン
ジスタのベース電位を制御するためのトランジスタを備
えるサンプルホールド回路において、前記入力信号を、
前記全帰還型差動増幅器に入力すると共に、前記ベース
電位制御用のトランジスタのベース電極にも入力するよ
うにして、前記非導通状態にあるときの出力トランジス
タのベース電圧が、前記入力信号の電圧変化に追従する
ようにしたことを特徴とする。
【００４３】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して説明する。図１は、本発明の一実施
の形態のサンプルホールド回路の回路図である。又、図
２は、その動作時の入・出力波形を示す図である。図１
と図５とを比較すると、本実施の形態は、トランジスタ
Ｑ8 のベース電極を入力端子２に接続している点が、従
来の回路と異っている。トランジスタＱ8 のベース電極
は従来、電圧源７によって与えられる一定電圧ＶREF に
固定されていた。本実施の形態の基本的な回路動作は従
来の回路と同じであるが、トランジスタＱ8 のベース電
極に入力信号Ｖinを入力しているのに基づいて、ホール
ド期間の動作が従来とは異る。その相違点について、以
下に説明する。
て、図面を参照して説明する。図１は、本発明の一実施
の形態のサンプルホールド回路の回路図である。又、図
２は、その動作時の入・出力波形を示す図である。図１
と図５とを比較すると、本実施の形態は、トランジスタ
Ｑ8 のベース電極を入力端子２に接続している点が、従
来の回路と異っている。トランジスタＱ8 のベース電極
は従来、電圧源７によって与えられる一定電圧ＶREF に
固定されていた。本実施の形態の基本的な回路動作は従
来の回路と同じであるが、トランジスタＱ8 のベース電
極に入力信号Ｖinを入力しているのに基づいて、ホール
ド期間の動作が従来とは異る。その相違点について、以
下に説明する。
【００４４】図５に示す従来の回路においてホールド期
間には、節点Ｎ1 の電圧をトランジスタＱ7 がオン状態
になれない電圧つまり、ＶN1＝１．８Ｖに設定する必要
がある。従って、ホールド期間には、入力信号Ｖinの電
圧の如何に関わらず節点電圧ＶN1は一定であり、このこ
とが回路の応答時間を大きくしている原因となってい
る。
間には、節点Ｎ1 の電圧をトランジスタＱ7 がオン状態
になれない電圧つまり、ＶN1＝１．８Ｖに設定する必要
がある。従って、ホールド期間には、入力信号Ｖinの電
圧の如何に関わらず節点電圧ＶN1は一定であり、このこ
とが回路の応答時間を大きくしている原因となってい
る。
【００４５】図１に示す本実施の形態の回路では、トラ
ンジスタＱ8 のベース電極が入力端子２に接続されてお
り、ホールド期間にはトランジスタＱ2 ，Ｑ3 がオン状
態であるので、トランジスタＱ8 もオン状態である。従
って、節点Ｎ1 の電圧ＶN1は一定ではなく、図２中の期
間ｔ2 〜ｔ3 のように、入力信号Ｖinに追従して変化す
る。
ンジスタＱ8 のベース電極が入力端子２に接続されてお
り、ホールド期間にはトランジスタＱ2 ，Ｑ3 がオン状
態であるので、トランジスタＱ8 もオン状態である。従
って、節点Ｎ1 の電圧ＶN1は一定ではなく、図２中の期
間ｔ2 〜ｔ3 のように、入力信号Ｖinに追従して変化す
る。
【００４６】このとき、節点Ｎ1 の電圧ＶN1は、次式
（１６）で示される。
（１６）で示される。
【００４７】 ＶN1＝Ｖin−ＶBE8 （１６） 次に、図２（本実施の形態）および図６（従来の回路）
において、時刻ｔ3 に回路がホールド期間からサンプリ
ング期間に切り替わった時の、節点Ｎ1 の電圧の変化量
ΔＶN1を考える。この時の入力電圧ＶinはＨレベルで、
Ｖin＝ＶinH であるから、以下のようになる。
において、時刻ｔ3 に回路がホールド期間からサンプリ
ング期間に切り替わった時の、節点Ｎ1 の電圧の変化量
ΔＶN1を考える。この時の入力電圧ＶinはＨレベルで、
Ｖin＝ＶinH であるから、以下のようになる。
【００４８】ΔＶN1（従来の回路）＝ＶinH −ＶN1＝
４．５−１．８＝２．７Ｖ ΔＶN1（実施の形態）＝ＶinH −（Ｖin−ＶBE8 ） ここで、時刻ｔ3 での入力電圧Ｖinは、全帰還回路が動
作しているため、Ｖin＝ＶinH であり、従って、本実施
の形態における節点電圧の変化量は、 ΔＶN1（実施の形態）＝ＶinH −（ＶinH −ＶBE8 ）＝ＶBE8 ＝０．７Ｖ （１７） となる。
４．５−１．８＝２．７Ｖ ΔＶN1（実施の形態）＝ＶinH −（Ｖin−ＶBE8 ） ここで、時刻ｔ3 での入力電圧Ｖinは、全帰還回路が動
作しているため、Ｖin＝ＶinH であり、従って、本実施
の形態における節点電圧の変化量は、 ΔＶN1（実施の形態）＝ＶinH −（ＶinH −ＶBE8 ）＝ＶBE8 ＝０．７Ｖ （１７） となる。
【００４９】従って、本実施の形態は節点電圧の変化量
ΔＶN1が従来の１／４で済み、オフセット電圧Ｖosが小
さく、高速で動作する。
ΔＶN1が従来の１／４で済み、オフセット電圧Ｖosが小
さく、高速で動作する。
【００５０】次に、従来の回路に対して行った見積り
を、従来の回路におけると同一の条件で、本実施の形態
についても行ってみる。先ず、図２において遅れ時間ｔ
d は、式（８）と同様に、 ｔd ＝Ｃj ・Ｖin(t4)／Ｉ01 （１８） である。
を、従来の回路におけると同一の条件で、本実施の形態
についても行ってみる。先ず、図２において遅れ時間ｔ
d は、式（８）と同様に、 ｔd ＝Ｃj ・Ｖin(t4)／Ｉ01 （１８） である。
【００５１】又、この時の入力電圧Ｖinは、式（１７）
より、 Ｖin(t4)＝ＶBE8 ＝０．７Ｖ一定 である。
より、 Ｖin(t4)＝ＶBE8 ＝０．７Ｖ一定 である。
【００５２】従って、式（１８）に各条件を代入してｔ
d について解くと、ｔd ＝７．０ｎｓとなる。
d について解くと、ｔd ＝７．０ｎｓとなる。
【００５３】次に、出力電圧Ｖout がｔd ＝０．７ｎｓ
の遅れで立ち上ったときの出力電圧のオフセット電圧Ｖ
osは、式（１１）と同様に、 Ｖout(t4) ＝（ＶinH −ＶBE7 ）・ｓｉｎ（２π｛（１／Ｔ）−（１／ｔd ）｝） （１９） である。この式（１９）より、Ｖout(t4) ＝１．８Ｖを
得る。
の遅れで立ち上ったときの出力電圧のオフセット電圧Ｖ
osは、式（１１）と同様に、 Ｖout(t4) ＝（ＶinH −ＶBE7 ）・ｓｉｎ（２π｛（１／Ｔ）−（１／ｔd ）｝） （１９） である。この式（１９）より、Ｖout(t4) ＝１．８Ｖを
得る。
【００５４】時刻ｔ3 での入力電圧ＶinはＶinH ＝４．
５Ｖであり、ｔd ＝０のときの出力電圧は式（３）と同
様に、 Ｖout ＝ＶinH −ＶBE7 ＝４．５−０．７＝３．８Ｖ である。従って、オフセット電圧Ｖosは、式（１２）と
同様に、 Ｖos＝Ｖout(t3) −Ｖout(t4) （２０） となり、Ｖos＝３．８−２．０＝１．８Ｖとなる。
５Ｖであり、ｔd ＝０のときの出力電圧は式（３）と同
様に、 Ｖout ＝ＶinH −ＶBE7 ＝４．５−０．７＝３．８Ｖ である。従って、オフセット電圧Ｖosは、式（１２）と
同様に、 Ｖos＝Ｖout(t3) −Ｖout(t4) （２０） となり、Ｖos＝３．８−２．０＝１．８Ｖとなる。
【００５５】以上より、前述の条件のもとでは、従来の
回路の場合２．６４Ｖのオフセット電圧が生じてしまう
のに対し、本実施の形態ではＶos＝１．８Ｖであり、
０．８４Ｖの改善ができる。
回路の場合２．６４Ｖのオフセット電圧が生じてしまう
のに対し、本実施の形態ではＶos＝１．８Ｖであり、
０．８４Ｖの改善ができる。
【００５６】次に、動作周波数について、考察する。動
作周波数の上限は、式（１４）と同様に、 ｆinmax ≦１／（２・ｔd ） （２１） である。式（２１）にｔd ＝７ｎｓを代入すると、ｆ
inmax ＝７１．４ＭＨｚを得る。
作周波数の上限は、式（１４）と同様に、 ｆinmax ≦１／（２・ｔd ） （２１） である。式（２１）にｔd ＝７ｎｓを代入すると、ｆ
inmax ＝７１．４ＭＨｚを得る。
【００５７】以上より、前述の条件においては、従来の
回路の場合ｆinmax ＝１７．８ＭＨｚであったものが、
本実施の形態においてはｆinmax ＝７１．４ＭＨｚと、
約４倍の改善がなされる。
回路の場合ｆinmax ＝１７．８ＭＨｚであったものが、
本実施の形態においてはｆinmax ＝７１．４ＭＨｚと、
約４倍の改善がなされる。
【００５８】次に、動作周波数の上限をｆinmax ＝５０
ＭＨｚとするのに必要な各定電流源電流Ｉ01，Ｉ02，Ｉ
03を求めてみる。電流Ｉ01は、式（１５）と同様に、 Ｉ01＝２・Ｃj ・Ｖin(t4)・ｆinmax （２２） である。式（２２）に、従来の回路におけると同じ条件
（但し、Ｖin(t4)＝０．７Ｖ）を代入すると、Ｉ01＝１
４０μＡを得る。また、前述したように、Ｉ02＝Ｉ03＝
２×１４０＝２８０μＡとなる。従って、ｆinmax ＝５
０ＭＨｚとするためには、回路電流Ｉcc＝Ｉ01＋Ｉ02＋
Ｉ03＝７００μＡとなり、従来の回路におけるＩcc＝
３．２ｍＡに対し１／４．５で済む。ｆinmax ＝５０Ｍ
Ｈｚにするために必要な回路電流が１／４．５で済むと
いうことは、１／４．５の消費電力で済むということで
あり、従って、大幅な低消費電力化が図られことにな
る。
ＭＨｚとするのに必要な各定電流源電流Ｉ01，Ｉ02，Ｉ
03を求めてみる。電流Ｉ01は、式（１５）と同様に、 Ｉ01＝２・Ｃj ・Ｖin(t4)・ｆinmax （２２） である。式（２２）に、従来の回路におけると同じ条件
（但し、Ｖin(t4)＝０．７Ｖ）を代入すると、Ｉ01＝１
４０μＡを得る。また、前述したように、Ｉ02＝Ｉ03＝
２×１４０＝２８０μＡとなる。従って、ｆinmax ＝５
０ＭＨｚとするためには、回路電流Ｉcc＝Ｉ01＋Ｉ02＋
Ｉ03＝７００μＡとなり、従来の回路におけるＩcc＝
３．２ｍＡに対し１／４．５で済む。ｆinmax ＝５０Ｍ
Ｈｚにするために必要な回路電流が１／４．５で済むと
いうことは、１／４．５の消費電力で済むということで
あり、従って、大幅な低消費電力化が図られことにな
る。
【００５９】尚、従来の回路と同じ回路電流の場合のｆ
inmax を見積ってみると、 ｆinmax ＝Ｉ01／（２・Ｃj ・Ｖin(t4)） （２３） であるので、各条件を代入してｆinmax ＝２２８ＭＨｚ
を得る。すなわち、従来の回路と同一の消費電力とした
場合、ｆinmax は４．５６倍に一段と高速化される。
inmax を見積ってみると、 ｆinmax ＝Ｉ01／（２・Ｃj ・Ｖin(t4)） （２３） であるので、各条件を代入してｆinmax ＝２２８ＭＨｚ
を得る。すなわち、従来の回路と同一の消費電力とした
場合、ｆinmax は４．５６倍に一段と高速化される。
【００６０】しかも、本実施の形態では、トランジスタ
Ｑ8 のベース電圧供給用電圧源（図５における、電圧源
７）が不要であるので、回路の簡素化、小型化、低価格
化が可能である。
Ｑ8 のベース電圧供給用電圧源（図５における、電圧源
７）が不要であるので、回路の簡素化、小型化、低価格
化が可能である。
【００６１】
【発明の効果】以上説明したように、本発明のサンプル
ホールド回路は、出力のエミッタフォロワトランジスタ
のベース電位を制御するトランジスタに対し、ベース入
力として、サンプリング，ホールドの対象となる入力信
号を与えることにより、ホールド期間中の出力トランジ
スタのベース電位が入力信号の変化に追従するようにし
て、ホールド期間からサンプリング期間に切り替ったと
きの出力トランジスタのベース電位の変化を小さくして
いる。
ホールド回路は、出力のエミッタフォロワトランジスタ
のベース電位を制御するトランジスタに対し、ベース入
力として、サンプリング，ホールドの対象となる入力信
号を与えることにより、ホールド期間中の出力トランジ
スタのベース電位が入力信号の変化に追従するようにし
て、ホールド期間からサンプリング期間に切り替ったと
きの出力トランジスタのベース電位の変化を小さくして
いる。
【００６２】これにより本発明によれば、サンプリング
期間のオフセット電圧が小さく、高速クロックで動作可
能で、しかも消費電力の小さいサンプルホールド回路を
提供できる。
期間のオフセット電圧が小さく、高速クロックで動作可
能で、しかも消費電力の小さいサンプルホールド回路を
提供できる。
【図１】本発明の一実施の形態によるサンプルホールド
回路の回路図である。
回路の回路図である。
【図２】図１に示す回路の動作時の入・出力波形を示す
図である。
図である。
【図３】従来のサンプルホールド回路の一例の回路図で
ある。
ある。
【図４】図３に示す回路の動作時の入・出力波形を示す
図である。
図である。
【図５】従来のサンプルホールド回路の他の例の回路図
である。
である。
【図６】図５に示す回路の動作時の入・出力波形を示す
図である。
図である。
１ 電源端子 ２ 入力端子 ３ クロック端子 ４ グランド端子 ５ 出力端子 ６Ａ，６Ｂ，６Ｃ 定電流源 ７ 電圧源
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−57499（ＪＰ，Ａ) 特開 昭63−263698（ＪＰ，Ａ) 特開 昭62−125597（ＪＰ，Ａ) 特開 昭63−37896（ＪＰ，Ａ) 特開 昭63−263699（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 27/02 601
Claims (3)
- 【請求項１】 サンプリングしホールドすべき入力信号
を、外部からのクロックに応じて電流経路が切り替る差
動増幅器によって活性，非活性が制御される全帰還型差
動増幅器で増幅し、その増幅出力を、出力点に電圧保持
用のキャパシタを備え、前記クロックに応じて電流経路
が切り替る差動増幅器によって導通，非導通が制御され
るエミッタフォロワの出力トランジスタで出力端子に伝
達する構成で、電源端子と前記出力トランジスタのベー
ス電極との間には、非導通状態にあるときの前記出力ト
ランジスタのベース電位を制御するためのトランジスタ
を備えるサンプルホールド回路において、 前記入力信号を、前記全帰還型差動増幅器に入力すると
共に、前記ベース電位制御用のトランジスタのベース電
極にも入力するようにしたことを特徴とするサンプルホ
ールド回路。 - 【請求項２】 サンプリングしホールドすべき入力信号
を全帰還で増幅する全帰還型の第１の差動増幅器と、前
記第１の差動増幅器の出力信号をエミッタフォロワで出
力端子に伝達する出力トランジスタと、外部から与えら
れるクロックの非反転，反転信号を差動対をなすトラン
ジスタそれぞれのベース入力として、前記クロックのレ
ベルに応じて電流経路が切り替ることにより、前記第１
の差動増幅器を活性化させ又は非活性化させる第２の差
動増幅器と、前記クロックの非反転，反転信号を差動対
をなすバイポーラトランジスタそれぞれのベース入力と
して、前記クロックのレベルに応じて電流経路が切り替
わることにより、前記出力トランジスタを、前記第１の
差動増幅器の活性又は非活性に対応して導通させ又は非
導通させる第３の差動増幅器と、導通状態にある前記出
力トランジスタが出力する信号電荷を蓄積するキャパシ
タと、電源電位供給点と前記出力トランジスタのベース
電極との間に電流経路をなすように設けられて、前記出
力トランジスタが非導通状態にあるときその非導通状態
を保持せしめるベース電位を与えるベース電位制御用ト
ランジスタとを含んでなるサンプルホールド回路におい
て、前記入力信号を前記第１の差動増幅器に入力すると
共に、前記ベース電位制御用トランジスタのベース入力
として与えるようにしたことを特徴とするサンプルホー
ルド回路。 - 【請求項３】 コレクタ電極が電源端子に接続され、ベ
ース電極が入力端子に接続されたｎｐｎ型の第１のバイ
ポーラトランジスタと、コレクタ電極とベース電極とが
共通接続されて第１の定電流源を介して前記電源端子に
接続されたｎｐｎ型の第２のバイポーラトランジスタと
を、それぞれのエミッタ電極を共通接続してなる第１の
差動増幅器と、 コレクタ電極が前記第１，第２のバイポーラトランジス
タの共通エミッタ電極に接続されベース電極に外部から
のクロック信号が入力されるｎｐｎ型の第３のバイポー
ラトランジスタと、コレクタ電極が前記第２のバイポー
ラトランジスタの共通コレクタ・ベース電極に接続さ
れ、ベース電極に前記クロック信号の反転信号が入力さ
れるｎｐｎ型の第４のバイポーラトランジスタとを、そ
れぞれのエミッタ電極を共通接続すると共に、前記第１
の定電流源の電流の２倍の電流を供給する第２の定電流
源を介して接地端子に接続してなる第２の差動増幅器
と、 コレクタ電極が前記第１，第２のバイポーラトランジス
タの共通エミッタ電極に接続されベース電極に外部から
の反転クロック信号が入力されるｎｐｎ型の第５のバイ
ポーラトランジスタと、コレクタ電極が出力端子に接続
され、ベース電極に前記クロック信号が入力されるｎｐ
ｎ型の第６のバイポーラトランジスタとを、それぞれの
エミッタ電極を共通接続すると共に、前記第１の定電流
源の電流の２倍の電流を供給する第３の定電流源を介し
て前記接地端子に接続してなる第３の差動増幅器と、 コレクタ電極が前記電源端子に接続され、エミッタ電極
が前記第６のバイポーラトランジスタのコレクタ電極及
び前記出力端子に接続され、ベース電極が前記第２のバ
イポーラトランジスタの共通コレクタ・ベース電極に接
続されたｎｐｎ型の第７のバイポーラトランジスタと、 前記出力端子と前記接地端子との間に接続された容量と
を含み、前記電源端子と前記第７のバイポーラトランジ
スタのベース電極の間に電流経路を成すようにｎｐｎ型
の第８のバイポーラトランジスタを設けた構成のサンプ
ルホールド回路において、 前記第８のバイポーラトランジスタのベース電極を前記
入力端子に接続したことを特徴とするサンプルホールド
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8167762A JP2845819B2 (ja) | 1996-06-27 | 1996-06-27 | サンプルホールド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8167762A JP2845819B2 (ja) | 1996-06-27 | 1996-06-27 | サンプルホールド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1011992A JPH1011992A (ja) | 1998-01-16 |
| JP2845819B2 true JP2845819B2 (ja) | 1999-01-13 |
Family
ID=15855633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8167762A Expired - Lifetime JP2845819B2 (ja) | 1996-06-27 | 1996-06-27 | サンプルホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2845819B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4923308B2 (ja) * | 2000-03-28 | 2012-04-25 | エスティー‐エリクソン、ソシエテ、アノニム | 追跡および保持増幅器 |
| FR2916896B1 (fr) * | 2007-06-01 | 2009-07-17 | E2V Semiconductors Soc Par Act | Echantilonneur-bloqueur a double commutateur |
| WO2021205531A1 (ja) * | 2020-04-07 | 2021-10-14 | 日本電信電話株式会社 | トラック・アンド・ホールド回路 |
-
1996
- 1996-06-27 JP JP8167762A patent/JP2845819B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1011992A (ja) | 1998-01-16 |
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Legal Events
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