JPH05199043A - パルス幅変調増幅回路 - Google Patents
パルス幅変調増幅回路Info
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- JPH05199043A JPH05199043A JP4008850A JP885092A JPH05199043A JP H05199043 A JPH05199043 A JP H05199043A JP 4008850 A JP4008850 A JP 4008850A JP 885092 A JP885092 A JP 885092A JP H05199043 A JPH05199043 A JP H05199043A
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Abstract
(57)【要約】 （修正有）
【目的】 歪率特性を改善し、且つ貫通電流を防止する
ことのできるプッシュプル構成のパルス巾変調増巾、出
力回路を提供する。 【構成】 パルス幅変調（ＰＷＭ）回路１は、入力信号
１０１、三角波信号１０２を受け、変調信号１０３，１
０４を出力する。１０３はゲート回路４、バッファー６
を経てモストランジスタ８を駆動する。同時にこの信号
は比較器３に入り、基準電圧Ｖｒ２と比較され、ゲート
回路５に入り、変調信号１０４を制御する。反対に変調
信号１０４はゲート回路５、バッファー７を経てモスト
ランジスタ９を駆動するが、同時に比較器２により基準
電圧Ｖｒ１と比較され、ゲート回路４を制御する。トラ
ンジスタ８，９による出力は１０５として低域フィルタ
ー１０を通り、出力１０６となる。
ことのできるプッシュプル構成のパルス巾変調増巾、出
力回路を提供する。 【構成】 パルス幅変調（ＰＷＭ）回路１は、入力信号
１０１、三角波信号１０２を受け、変調信号１０３，１
０４を出力する。１０３はゲート回路４、バッファー６
を経てモストランジスタ８を駆動する。同時にこの信号
は比較器３に入り、基準電圧Ｖｒ２と比較され、ゲート
回路５に入り、変調信号１０４を制御する。反対に変調
信号１０４はゲート回路５、バッファー７を経てモスト
ランジスタ９を駆動するが、同時に比較器２により基準
電圧Ｖｒ１と比較され、ゲート回路４を制御する。トラ
ンジスタ８，９による出力は１０５として低域フィルタ
ー１０を通り、出力１０６となる。
Description
【０００１】
【産業上の利用分野】本発明はパルス幅変調増幅回路に
関する。
関する。
【０００２】
【従来の技術】従来のパルス幅変調増幅回路のブロック
図を図６に示す。図６に示されるように、従来のパルス
幅変調増幅回路は、ＰＷＭ回路（パルス幅変調回路：以
下、ＰＷＭ回路と云う）１、バッファ回路６および７、
ＭＯＳトランジスタ８および９、そして低域フィルタ１
０を備えて構成されており、被変調波信号１０１と三角
波信号１０２の入力に対応して、ＰＷＭ回路１よりは、
一対のパルス出力信号１０３および１０４が出力され、
それぞれバッファ回路６および７を介してＭＯＳトラン
ジスタ８および９のゲートに入力される。このＭＯＳト
ランジスタ８および９は、ＰＭＯＳトランジスタまたは
ＮＭＯＳトランジスタの何れかが用いられる。このＭＯ
Ｓトランジスタ８および９は、プッシュプル・タイプの
出力回路を形成しており、当該出力回路からはパルス幅
変調された変調出力信号１０５が出力されて、ＰＷＭ復
調用の低域フィルタ１０に入力される。低域フイルタ１
０においては、この変調出力信号１０５の高域周波数成
分が除去されて復調出力信号１０６が出力される。
図を図６に示す。図６に示されるように、従来のパルス
幅変調増幅回路は、ＰＷＭ回路（パルス幅変調回路：以
下、ＰＷＭ回路と云う）１、バッファ回路６および７、
ＭＯＳトランジスタ８および９、そして低域フィルタ１
０を備えて構成されており、被変調波信号１０１と三角
波信号１０２の入力に対応して、ＰＷＭ回路１よりは、
一対のパルス出力信号１０３および１０４が出力され、
それぞれバッファ回路６および７を介してＭＯＳトラン
ジスタ８および９のゲートに入力される。このＭＯＳト
ランジスタ８および９は、ＰＭＯＳトランジスタまたは
ＮＭＯＳトランジスタの何れかが用いられる。このＭＯ
Ｓトランジスタ８および９は、プッシュプル・タイプの
出力回路を形成しており、当該出力回路からはパルス幅
変調された変調出力信号１０５が出力されて、ＰＷＭ復
調用の低域フィルタ１０に入力される。低域フイルタ１
０においては、この変調出力信号１０５の高域周波数成
分が除去されて復調出力信号１０６が出力される。
【０００３】図７に示されるのは、出力回路として一対
のＮＭＯＳトランジスタを用いた場合の従来例の具体的
な回路図である。図７に示されるように、本従来例は、
定電流源７６、ＰＮＰトランジスタ７７および７８を含
むＰＷＭ回路１と、定電流源７９、ＮＰＮトランジスタ
８０〜８２、ダイオード８３および８４、および抵抗８
５〜８７を含むバッファ回路６と、定電流源８８、ＮＰ
Ｎトランジスタ８９〜９１、ダイオード９２および９
３、および抵抗９４〜９６を含むバッファ回路７と、出
力回路を形成するＮＭＯＳトランジスタ８−１および９
−１と、低域フィルタ１０とを備えて構成される。
のＮＭＯＳトランジスタを用いた場合の従来例の具体的
な回路図である。図７に示されるように、本従来例は、
定電流源７６、ＰＮＰトランジスタ７７および７８を含
むＰＷＭ回路１と、定電流源７９、ＮＰＮトランジスタ
８０〜８２、ダイオード８３および８４、および抵抗８
５〜８７を含むバッファ回路６と、定電流源８８、ＮＰ
Ｎトランジスタ８９〜９１、ダイオード９２および９
３、および抵抗９４〜９６を含むバッファ回路７と、出
力回路を形成するＮＭＯＳトランジスタ８−１および９
−１と、低域フィルタ１０とを備えて構成される。
【０００４】図７において、ＰＷＭ回路１に含まれるＰ
ＮＰトランジスタ７８が導通状態にあって、パルス出力
信号１０３が“Ｈ”レベルの時には、ＮＰＮトランジス
タ８０および８２は導通状態となり、ＮＰＮトランジス
タ８１は非導通状態となって、これにより、ＮＭＯＳト
ランジスタ８−１のゲートは“Ｌ”レベルとなる。この
場合、ダイオード８３により、ＮＰＮトランジスタ８２
のコレクタ−エミッタ間電圧が飽和状態になるのが防止
される。また、バッファ回路６においては、ＰＷＭ回路
１におけるＰＮＰトランジスタ７８が非導通状態となっ
て、パルス出力信号１０３が“Ｌ”レベルの時には、Ｎ
ＰＮトランジスタ８０および８２は非導通状態となり、
ＮＰＮトランジスタ８１は導通状態となって、これによ
り、ＮＭＯＳトランジスタ８−１のゲートは“Ｈ”レベ
ルとなる。このバッファ回路６における動作はバッファ
回路７においても全く同様である。以下、図８（ａ）、
（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）および（ｇ）
のタイミング図をも参照して、従来例の動作について説
明する。
ＮＰトランジスタ７８が導通状態にあって、パルス出力
信号１０３が“Ｈ”レベルの時には、ＮＰＮトランジス
タ８０および８２は導通状態となり、ＮＰＮトランジス
タ８１は非導通状態となって、これにより、ＮＭＯＳト
ランジスタ８−１のゲートは“Ｌ”レベルとなる。この
場合、ダイオード８３により、ＮＰＮトランジスタ８２
のコレクタ−エミッタ間電圧が飽和状態になるのが防止
される。また、バッファ回路６においては、ＰＷＭ回路
１におけるＰＮＰトランジスタ７８が非導通状態となっ
て、パルス出力信号１０３が“Ｌ”レベルの時には、Ｎ
ＰＮトランジスタ８０および８２は非導通状態となり、
ＮＰＮトランジスタ８１は導通状態となって、これによ
り、ＮＭＯＳトランジスタ８−１のゲートは“Ｈ”レベ
ルとなる。このバッファ回路６における動作はバッファ
回路７においても全く同様である。以下、図８（ａ）、
（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）および（ｇ）
のタイミング図をも参照して、従来例の動作について説
明する。
【０００５】時刻Ｔ1 において、被変調波信号１０１お
よび三角波信号１０２の電圧レベルをそれぞれＶI およ
びＶT として、ＶT ＞ＶI の状態になったものとすると
（図８（ａ）参照）、図８（ｂ）および（ｃ）に示され
るように、ＰＮＰトランジスタ７７は非導通状態から導
通状態に変わり、ＰＮＰトランジスタ７８は導通状態か
ら非導通状態に変わる。また、これらのＰＮＰトランジ
スタ７７および７８の状態変化に対応して、ＮＭＯＳト
ランジスタ８−１および９−１のベースにおける電圧Ｖ
GHおよびＶGLは図８（ｄ）に示されるように変化する。
即ち、時刻Ｔ1 においてＰＮＰトランジスタ７７は非導
通状態から導通状態に変わることにより、パルス出力信
号１０４は“Ｌ”レベルから“Ｈ”レベルの状態とな
り、これにより、ゲート回路７の出力電圧のＶGLは
“Ｈ”レベルの状態から“Ｌ”レベルの状態に下り始め
る。また同時に、ＰＮＰトランジスタ７８が導通状態か
ら非導通状態に変わることにより、パルス出力信号１０
３が“Ｈ”レベルから“Ｌ”レベルの状態となり、これ
により、ゲート回路６の出力電圧のＶGHは“Ｌ”レベル
の状態から“Ｈ”レベルの状態に推移する。なお、ＶGL
およびＶGHの立上りおよび立下りは、ＮＭＯＳトランジ
スタ８−１および９−１のゲートにおける寄生容量の充
放電により、ＰＮＰトランジスタ７７および７８におけ
る導通・非導通の状態変化とは同時には連動することな
く、図８（ｄ）に示されるように、特定の時間勾配に沿
って変化する。
よび三角波信号１０２の電圧レベルをそれぞれＶI およ
びＶT として、ＶT ＞ＶI の状態になったものとすると
（図８（ａ）参照）、図８（ｂ）および（ｃ）に示され
るように、ＰＮＰトランジスタ７７は非導通状態から導
通状態に変わり、ＰＮＰトランジスタ７８は導通状態か
ら非導通状態に変わる。また、これらのＰＮＰトランジ
スタ７７および７８の状態変化に対応して、ＮＭＯＳト
ランジスタ８−１および９−１のベースにおける電圧Ｖ
GHおよびＶGLは図８（ｄ）に示されるように変化する。
即ち、時刻Ｔ1 においてＰＮＰトランジスタ７７は非導
通状態から導通状態に変わることにより、パルス出力信
号１０４は“Ｌ”レベルから“Ｈ”レベルの状態とな
り、これにより、ゲート回路７の出力電圧のＶGLは
“Ｈ”レベルの状態から“Ｌ”レベルの状態に下り始め
る。また同時に、ＰＮＰトランジスタ７８が導通状態か
ら非導通状態に変わることにより、パルス出力信号１０
３が“Ｈ”レベルから“Ｌ”レベルの状態となり、これ
により、ゲート回路６の出力電圧のＶGHは“Ｌ”レベル
の状態から“Ｈ”レベルの状態に推移する。なお、ＶGL
およびＶGHの立上りおよび立下りは、ＮＭＯＳトランジ
スタ８−１および９−１のゲートにおける寄生容量の充
放電により、ＰＮＰトランジスタ７７および７８におけ
る導通・非導通の状態変化とは同時には連動することな
く、図８（ｄ）に示されるように、特定の時間勾配に沿
って変化する。
【０００６】次に、ＮＭＯＳトランジスタ８−１および
９−１において、導通状態と非導通状態の切替わるゲー
ト・ソース間電圧をＶTNとすると、図８（ｆ）に示され
るように、時刻Ｔ2 において、ＶGLのレベルがゲート・
ソース間電圧ＶTNにまで低下し、この時点において、Ｎ
ＭＯＳトランジスタ９−１は非導通状態となる。また図
８（ｅ）に示されるように、時刻Ｔ5 においてはＶGHが
ＶTNのレベルにまで上昇するために、ＮＭＯＳトランジ
スタ８−１は導通状態になる。このようなＮＭＯＳトラ
ンジスタ８−１および９−１を動作状態に対応して、出
力回路より出力される変調出力信号１０５は図８（ｇ）
に示されるように変化し、ＮＭＯＳトランジスタ８−１
およびＮＭＯＳトランジスタ９−１が共に非導通状態と
なる時間帯Ｔ2 〜Ｔ5 においては、変調出力信号１０５
は不定の状態となる。
９−１において、導通状態と非導通状態の切替わるゲー
ト・ソース間電圧をＶTNとすると、図８（ｆ）に示され
るように、時刻Ｔ2 において、ＶGLのレベルがゲート・
ソース間電圧ＶTNにまで低下し、この時点において、Ｎ
ＭＯＳトランジスタ９−１は非導通状態となる。また図
８（ｅ）に示されるように、時刻Ｔ5 においてはＶGHが
ＶTNのレベルにまで上昇するために、ＮＭＯＳトランジ
スタ８−１は導通状態になる。このようなＮＭＯＳトラ
ンジスタ８−１および９−１を動作状態に対応して、出
力回路より出力される変調出力信号１０５は図８（ｇ）
に示されるように変化し、ＮＭＯＳトランジスタ８−１
およびＮＭＯＳトランジスタ９−１が共に非導通状態と
なる時間帯Ｔ2 〜Ｔ5 においては、変調出力信号１０５
は不定の状態となる。
【０００７】次に時刻Ｔ6 において、ＶT ＜ＶI の状態
になったものとすると（図８（ａ）参照）、図８（ｂ）
および（ｃ）に示されるように、ＰＮＰトランジスタ７
７は導通状態から非導通状態に変わり、ＰＮＰトランジ
スタ７８は非導通状態から導通状態に変わる。また、こ
れらのＰＮＰトランジスタ７７および７８の状態変化に
対応して、ＮＭＯＳトランジスタ８−１および９−１の
ベースにおける電圧ＶGHおよびＶGLは図８（ｄ）に示さ
れるように変化する。即ち、時刻Ｔ6 においてＰＮＰト
ランジスタ７７が導通状態から非導通状態に変わること
により、パルス出力信号１０４は“Ｈ”レベルから
“Ｌ”レベルの状態となり、これにより、ゲート回路７
の出力電圧のＶGLは“Ｌ”レベルの状態から“Ｈ”レベ
ルの状態に上昇し始める。また同時に、ＰＮＰトランジ
スタ７８が非導通状態から導通状態に変わることによ
り、パルス出力信号１０３が“Ｌ”レベルから“Ｈ”レ
ベルの状態となり、これにより、ゲート回路６の出力電
圧のＶGHは“Ｈ”レベルの状態から“Ｌ”レベルの状態
に下り始める。この変化に対応して、ＮＭＯＳトランジ
スタ８−１および９−１の動作状態も、図８（ｅ）およ
び（ｆ）に示されるように変化し、このようなＮＭＯＳ
トランジスタ８−１および９−１を動作状態に対応し
て、出力回路より出力される変調出力信号１０５は図８
（ｇ）に示されるように推移し、この場合においても、
ＮＭＯＳトランジスタ８−１およびＮＭＯＳトランジス
タ９−１が共に非導通状態となる時間帯Ｔ7 〜Ｔ10にお
いて、変調出力信号１０５は不定の状態となる。
になったものとすると（図８（ａ）参照）、図８（ｂ）
および（ｃ）に示されるように、ＰＮＰトランジスタ７
７は導通状態から非導通状態に変わり、ＰＮＰトランジ
スタ７８は非導通状態から導通状態に変わる。また、こ
れらのＰＮＰトランジスタ７７および７８の状態変化に
対応して、ＮＭＯＳトランジスタ８−１および９−１の
ベースにおける電圧ＶGHおよびＶGLは図８（ｄ）に示さ
れるように変化する。即ち、時刻Ｔ6 においてＰＮＰト
ランジスタ７７が導通状態から非導通状態に変わること
により、パルス出力信号１０４は“Ｈ”レベルから
“Ｌ”レベルの状態となり、これにより、ゲート回路７
の出力電圧のＶGLは“Ｌ”レベルの状態から“Ｈ”レベ
ルの状態に上昇し始める。また同時に、ＰＮＰトランジ
スタ７８が非導通状態から導通状態に変わることによ
り、パルス出力信号１０３が“Ｌ”レベルから“Ｈ”レ
ベルの状態となり、これにより、ゲート回路６の出力電
圧のＶGHは“Ｈ”レベルの状態から“Ｌ”レベルの状態
に下り始める。この変化に対応して、ＮＭＯＳトランジ
スタ８−１および９−１の動作状態も、図８（ｅ）およ
び（ｆ）に示されるように変化し、このようなＮＭＯＳ
トランジスタ８−１および９−１を動作状態に対応し
て、出力回路より出力される変調出力信号１０５は図８
（ｇ）に示されるように推移し、この場合においても、
ＮＭＯＳトランジスタ８−１およびＮＭＯＳトランジス
タ９−１が共に非導通状態となる時間帯Ｔ7 〜Ｔ10にお
いて、変調出力信号１０５は不定の状態となる。
【０００８】変調出力信号１０５は、復調用の低域フィ
ルタ１０に入力され、高域周波数成分が除去されて復調
され、復調出力信号１０６として出力される。
ルタ１０に入力され、高域周波数成分が除去されて復調
され、復調出力信号１０６として出力される。
【０００９】この場合において、変調出力信号１０５の
不定期間が長くなると、低域フィルタ１０により復調さ
れた復調出力信号１０６の直線性が劣化し、これにより
歪率特性が悪化するという現象が発生する。
不定期間が長くなると、低域フィルタ１０により復調さ
れた復調出力信号１０６の直線性が劣化し、これにより
歪率特性が悪化するという現象が発生する。
【００１０】
【発明が解決しようとする課題】上述した従来のパルス
幅変調増幅回路においては、低域フィルタにより復調さ
れた復調出力信号の歪率特性を改善するために、ＰＷＭ
回路の出力能力、バッファの駆動能力およびＮＭＯＳト
ランジスタのゲート容量等を設定の対象として、ＶGLお
よびＶGHの立上り勾配の調整が行われるが、これらの設
定においては、対象となる各設定要素の絶対値だけでは
なく、これらの要素間における相対値の設定も極めて重
要であり、これらの設定値のバラツキ、温度変化による
変動等に対する配慮も必要となり、これによりＶGLおよ
びＶGHの交差電圧がＮＭＯＳトランジスタのＶT を越え
ないようにし、且つ歪率を劣化させない程度の不定期間
が得られるように、ＶGLおよびＶGHの立上り勾配を設定
することが極めて困難であるという欠点がある。
幅変調増幅回路においては、低域フィルタにより復調さ
れた復調出力信号の歪率特性を改善するために、ＰＷＭ
回路の出力能力、バッファの駆動能力およびＮＭＯＳト
ランジスタのゲート容量等を設定の対象として、ＶGLお
よびＶGHの立上り勾配の調整が行われるが、これらの設
定においては、対象となる各設定要素の絶対値だけでは
なく、これらの要素間における相対値の設定も極めて重
要であり、これらの設定値のバラツキ、温度変化による
変動等に対する配慮も必要となり、これによりＶGLおよ
びＶGHの交差電圧がＮＭＯＳトランジスタのＶT を越え
ないようにし、且つ歪率を劣化させない程度の不定期間
が得られるように、ＶGLおよびＶGHの立上り勾配を設定
することが極めて困難であるという欠点がある。
【００１１】
【課題を解決するための手段】第１の発明のパルス幅変
調増幅回路は、被変調波信号の入力を受けて、前記被変
調波信号の電圧レベルに対応したパルス幅を有する第１
および第２のパルス幅変調信号を出力するパルス幅変調
回路と、ドレインが高電位側の電源に接続され、ソース
が所定の変調信号出力端に接続されて、ゲートに第１の
駆動用変調信号が入力される第１のＮＭＯＳトランジス
タと、ドレインが前記変調信号出力端に接続され、ソー
スが低電位側の電源に接続されて、ゲートに第２の駆動
用変調信号が入力される第２のＮＭＯＳトランジスタ
と、前記第２の駆動用変調信号の電圧と第１の基準電圧
とのレベルを比較する第１のコンパレータと、前記第１
の駆動用変調信号と第２の基準電圧とのレベルを比較す
る第２のコンパレータと、前記パルス幅変調回路より出
力される第１のパルス幅変調信号を入力し、前記第１の
コンパレータの出力信号による制御作用を介して出力す
る第１のゲート回路と、前記パルス幅変調回路より出力
される第２のパルス幅変調信号を入力し、前記第２のコ
ンパレータの出力信号による制御作用を介して出力する
第２のゲート回路と、前記第１のゲート回路より出力さ
れる変調信号を入力して、前記第１の駆動用変調信号を
出力する第１のバッファ回路と、前記第２のゲート回路
より出力される変調信号を入力して、前記第２の駆動用
変調信号を出力する第２のバッファ回路と、入力側が前
記変調信号出力端に接続され、出力側が復調信号出力端
子に接続される低域フィルタとを備えて構成される。
調増幅回路は、被変調波信号の入力を受けて、前記被変
調波信号の電圧レベルに対応したパルス幅を有する第１
および第２のパルス幅変調信号を出力するパルス幅変調
回路と、ドレインが高電位側の電源に接続され、ソース
が所定の変調信号出力端に接続されて、ゲートに第１の
駆動用変調信号が入力される第１のＮＭＯＳトランジス
タと、ドレインが前記変調信号出力端に接続され、ソー
スが低電位側の電源に接続されて、ゲートに第２の駆動
用変調信号が入力される第２のＮＭＯＳトランジスタ
と、前記第２の駆動用変調信号の電圧と第１の基準電圧
とのレベルを比較する第１のコンパレータと、前記第１
の駆動用変調信号と第２の基準電圧とのレベルを比較す
る第２のコンパレータと、前記パルス幅変調回路より出
力される第１のパルス幅変調信号を入力し、前記第１の
コンパレータの出力信号による制御作用を介して出力す
る第１のゲート回路と、前記パルス幅変調回路より出力
される第２のパルス幅変調信号を入力し、前記第２のコ
ンパレータの出力信号による制御作用を介して出力する
第２のゲート回路と、前記第１のゲート回路より出力さ
れる変調信号を入力して、前記第１の駆動用変調信号を
出力する第１のバッファ回路と、前記第２のゲート回路
より出力される変調信号を入力して、前記第２の駆動用
変調信号を出力する第２のバッファ回路と、入力側が前
記変調信号出力端に接続され、出力側が復調信号出力端
子に接続される低域フィルタとを備えて構成される。
【００１２】また、第２の発明のパルス幅変調増幅回路
は、被変調波信号の入力を受けて、前記被変調波信号の
電圧レベルに対応したパルス幅を有する第１および第２
のパルス幅変調信号を出力するパルス幅変調回路と、ソ
ースが高電位側の電源に接続され、ドレインが所定の変
調信号出力端に接続されて、ゲートに第１の駆動用変調
信号が入力されるＰＭＯＳトランジスタと、ドレインが
前記変調信号出力端に接続され、ソースが低電位側の電
源に接続されて、ゲートに第２の駆動用変調信号が入力
されるＮＭＯＳトランジスタと、前記第２の駆動用変調
信号の電圧と第１の基準電圧とのレベルを比較する第１
のコンパレータと、前記第１の駆動用変調信号と第２の
基準電圧とのレベルを比較する第２のコンパレータと、
前記パルス幅変調回路より出力される第１のパルス幅変
調信号を入力し、前記第１のコンパレータの出力信号に
よる制御作用を介して出力する第１のゲート回路と、前
記パルス幅変調回路より出力される第２のパルス幅変調
信号を入力し、前記第２のコンパレータの出力信号によ
る制御作用を介して出力する第２のゲート回路と、前記
第１のゲート回路より出力される変調信号を入力して、
前記第１の駆動用変調信号を出力する第１のバッファ回
路と、前記第２のゲート回路より出力される変調信号を
入力して、前記第２の駆動用変調信号を出力する第２の
バッファ回路と、入力側が前記変調信号出力端に接続さ
れ、出力側が復調信号出力端子に接続される低域フィル
タとを備えて構成される。
は、被変調波信号の入力を受けて、前記被変調波信号の
電圧レベルに対応したパルス幅を有する第１および第２
のパルス幅変調信号を出力するパルス幅変調回路と、ソ
ースが高電位側の電源に接続され、ドレインが所定の変
調信号出力端に接続されて、ゲートに第１の駆動用変調
信号が入力されるＰＭＯＳトランジスタと、ドレインが
前記変調信号出力端に接続され、ソースが低電位側の電
源に接続されて、ゲートに第２の駆動用変調信号が入力
されるＮＭＯＳトランジスタと、前記第２の駆動用変調
信号の電圧と第１の基準電圧とのレベルを比較する第１
のコンパレータと、前記第１の駆動用変調信号と第２の
基準電圧とのレベルを比較する第２のコンパレータと、
前記パルス幅変調回路より出力される第１のパルス幅変
調信号を入力し、前記第１のコンパレータの出力信号に
よる制御作用を介して出力する第１のゲート回路と、前
記パルス幅変調回路より出力される第２のパルス幅変調
信号を入力し、前記第２のコンパレータの出力信号によ
る制御作用を介して出力する第２のゲート回路と、前記
第１のゲート回路より出力される変調信号を入力して、
前記第１の駆動用変調信号を出力する第１のバッファ回
路と、前記第２のゲート回路より出力される変調信号を
入力して、前記第２の駆動用変調信号を出力する第２の
バッファ回路と、入力側が前記変調信号出力端に接続さ
れ、出力側が復調信号出力端子に接続される低域フィル
タとを備えて構成される。
【００１３】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１４】図１は本発明の主要構成を示すブロック図
である。図１に示されるように、本発明は、ＰＷＭ回路
１と、コンパレータ２および３と、ゲート回路４および
５と、バッファ回路６および７と、出力回路を形成する
ＭＯＳトランジスタ８および９と、フィルタ１０とを備
えて構成されており、非変調波信号１０１と三角波信号
１０２の入力に対応して、ＰＷＭ回路１よりは、一対の
パルス出力信号１０３および１０４が出力され、それぞ
れゲート回路４および５に入力される。一方、コンパレ
ータ２においては、基準電圧Ｖr1と、ＭＯＳトランジス
タ９のゲートに入力される駆動用の変調信号の電圧とが
比較され、その出力信号が制御信号としてゲート回路４
に入力される。同様に、コンパレータ３においても、基
準電圧Ｖr2と、ＭＯＳトランジスタ８のゲートに入力さ
れる駆動用の変調信号の電圧とが比較され、その出力信
号が制御信号としてゲート回路５に入力される。ゲート
回路４および５においては、それぞれコンパレータ２お
よび３より送られてくる制御信号を介して、これらのパ
ルス出力信号１０３および１０４が制御され、その出力
信号は、それぞれ対応するバッファ回路６および７を経
由して、駆動用の変調信号としてＭＯＳトランジスタ８
および９のゲートに入力される。このＭＯＳトランジス
タ８および９は、ＰＭＯＳトランジスタまたはＮＭＯＳ
トランジスタの何れかが用いられるが、プッシュプル・
タイプの出力回路を形成しており、当該出力回路からは
パルス幅変調された変調出力信号１０５が出力されて、
ＰＷＭ復調用の低域フィルタ１０に入力される。低域フ
イルタ１０においては、変調出力信号１０５の高域周波
数成分が除去されて復調出力信号１０６が出力される。
である。図１に示されるように、本発明は、ＰＷＭ回路
１と、コンパレータ２および３と、ゲート回路４および
５と、バッファ回路６および７と、出力回路を形成する
ＭＯＳトランジスタ８および９と、フィルタ１０とを備
えて構成されており、非変調波信号１０１と三角波信号
１０２の入力に対応して、ＰＷＭ回路１よりは、一対の
パルス出力信号１０３および１０４が出力され、それぞ
れゲート回路４および５に入力される。一方、コンパレ
ータ２においては、基準電圧Ｖr1と、ＭＯＳトランジス
タ９のゲートに入力される駆動用の変調信号の電圧とが
比較され、その出力信号が制御信号としてゲート回路４
に入力される。同様に、コンパレータ３においても、基
準電圧Ｖr2と、ＭＯＳトランジスタ８のゲートに入力さ
れる駆動用の変調信号の電圧とが比較され、その出力信
号が制御信号としてゲート回路５に入力される。ゲート
回路４および５においては、それぞれコンパレータ２お
よび３より送られてくる制御信号を介して、これらのパ
ルス出力信号１０３および１０４が制御され、その出力
信号は、それぞれ対応するバッファ回路６および７を経
由して、駆動用の変調信号としてＭＯＳトランジスタ８
および９のゲートに入力される。このＭＯＳトランジス
タ８および９は、ＰＭＯＳトランジスタまたはＮＭＯＳ
トランジスタの何れかが用いられるが、プッシュプル・
タイプの出力回路を形成しており、当該出力回路からは
パルス幅変調された変調出力信号１０５が出力されて、
ＰＷＭ復調用の低域フィルタ１０に入力される。低域フ
イルタ１０においては、変調出力信号１０５の高域周波
数成分が除去されて復調出力信号１０６が出力される。
【００１５】図２に示されるのは、出力回路として一対
のＮＭＯＳトランジスタを用いた場合の本発明の第１の
実施例の回路図である。図２に示されるように、本実施
例は、定電流源１１、ＰＮＰトランジスタ１２および１
３を含むＰＷＭ回路１と、定電流源１４、ＰＮＰトラン
ジスタ１５および１６を含むコンパレータ２と、定電流
源１７、ＰＮＰトランジスタ１８および１９を含むコン
パレータ３と、コンパレータ２および３の基準電圧源４
２と、ＮＰＮトランジスタ２０、２１および２６、ダイ
オード２２〜２５を含むゲート回路４と、ＮＰＮトラン
ジスタ２７、２８および３３、ダイオード２９〜３２を
含むゲート回路５と、定電流源３４、ＮＰＮトランジス
タ３５および３６、ダイオード３７を含むバッファ回路
６と、定電流源３８、ＮＰＮトランジスタ３９および４
０、ダイオード４１を含むバッファ回路７と、出力回路
を形成するＮＭＯＳトランジスタ８−１および９−１
と、低域フィルタ１０とを備えて構成される。
のＮＭＯＳトランジスタを用いた場合の本発明の第１の
実施例の回路図である。図２に示されるように、本実施
例は、定電流源１１、ＰＮＰトランジスタ１２および１
３を含むＰＷＭ回路１と、定電流源１４、ＰＮＰトラン
ジスタ１５および１６を含むコンパレータ２と、定電流
源１７、ＰＮＰトランジスタ１８および１９を含むコン
パレータ３と、コンパレータ２および３の基準電圧源４
２と、ＮＰＮトランジスタ２０、２１および２６、ダイ
オード２２〜２５を含むゲート回路４と、ＮＰＮトラン
ジスタ２７、２８および３３、ダイオード２９〜３２を
含むゲート回路５と、定電流源３４、ＮＰＮトランジス
タ３５および３６、ダイオード３７を含むバッファ回路
６と、定電流源３８、ＮＰＮトランジスタ３９および４
０、ダイオード４１を含むバッファ回路７と、出力回路
を形成するＮＭＯＳトランジスタ８−１および９−１
と、低域フィルタ１０とを備えて構成される。
【００１６】また、図３（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）、（ｆ）および（ｇ）に示されるのは、
本実施例における動作波形を示すタイミング図であり、
また、図４（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、
（ｆ）、（ｇ）、（ｈ）、（ｉ）、（ｊ）および（ｋ）
に示されるのは、本実施例における動作波形図を時間軸
上において拡大して示したタイミング図である。
（ｄ）、（ｅ）、（ｆ）および（ｇ）に示されるのは、
本実施例における動作波形を示すタイミング図であり、
また、図４（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、
（ｆ）、（ｇ）、（ｈ）、（ｉ）、（ｊ）および（ｋ）
に示されるのは、本実施例における動作波形図を時間軸
上において拡大して示したタイミング図である。
【００１７】以下、図２ならびに図３（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）および（ｇ）と、図４
（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、
（ｇ）、（ｈ）、（ｉ）、（ｊ）および（ｋ）のタイミ
ング図とを参照して、本実施例の動作について説明す
る。
（ｃ）、（ｄ）、（ｅ）、（ｆ）および（ｇ）と、図４
（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、
（ｇ）、（ｈ）、（ｉ）、（ｊ）および（ｋ）のタイミ
ング図とを参照して、本実施例の動作について説明す
る。
【００１８】時刻Ｔ1 において、被変調波信号１０１お
よび三角波信号１０２の電圧レベルをそれぞれＶI およ
びＶT として、ＶT ＞ＶI の状態になったものとすると
（図３（ａ）参照）、図３（ｂ）および（ｃ）に示され
るように、ＰＷＭ回路１に含まれるＰＮＰトランジスタ
１２は非導通状態から導通状態に変わり、ＰＮＰトラン
ジスタ１３は導通状態から非導通状態に変わる。また、
これらのＰＮＰトランジスタ１２および１３の状態変化
に対応して、ＮＭＯＳトランジスタ８−１および９−１
のベースにおける電圧ＶGHおよびＶGLは図３（ｄ）に示
されるように変化する。即ち、時刻Ｔ1 においてＰＮＰ
トランジスタ１２は非導通状態から導通状態に変わるこ
とにより、パルス出力信号１０４は“Ｌ”レベルから
“Ｈ”レベルの状態となり、これにより、ゲート回路７
の出力電圧のＶGLは“Ｈ”レベルの状態から“Ｌ”レベ
ルの状態に向って下がり始める。また同時に、ＰＮＰト
ランジスタ１３が導通状態から非導通状態に変わること
により、パルス出力信号１０３が“Ｈ”レベルから
“Ｌ”レベルの状態となり、これにより、バッファ回路
６の出力電圧のＶGHは、ゲート回路４の制御を受けて、
或る時間経過後の時刻Ｔ3 において“Ｌ”レベルの状態
から“Ｈ”レベルの状態に推移する。なお、ＶGLおよび
ＶGHの立上りおよび立下りは、ＮＭＯＳトランジスタ８
−１および９−１のゲートにおける寄生容量の充放電に
より、ＰＮＰトランジスタ１２および１３における導通
・非導通の状態変化とは同時には連動することなく、図
３（ｄ）に示されるように、特定の時間勾配に沿って変
化する。この動作状態を示すタイミング図は、図４
（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、
（ｇ）、（ｈ）、（ｉ）、（ｊ）および（ｋ）の拡大タ
イミング図にも示されているとうりである。
よび三角波信号１０２の電圧レベルをそれぞれＶI およ
びＶT として、ＶT ＞ＶI の状態になったものとすると
（図３（ａ）参照）、図３（ｂ）および（ｃ）に示され
るように、ＰＷＭ回路１に含まれるＰＮＰトランジスタ
１２は非導通状態から導通状態に変わり、ＰＮＰトラン
ジスタ１３は導通状態から非導通状態に変わる。また、
これらのＰＮＰトランジスタ１２および１３の状態変化
に対応して、ＮＭＯＳトランジスタ８−１および９−１
のベースにおける電圧ＶGHおよびＶGLは図３（ｄ）に示
されるように変化する。即ち、時刻Ｔ1 においてＰＮＰ
トランジスタ１２は非導通状態から導通状態に変わるこ
とにより、パルス出力信号１０４は“Ｌ”レベルから
“Ｈ”レベルの状態となり、これにより、ゲート回路７
の出力電圧のＶGLは“Ｈ”レベルの状態から“Ｌ”レベ
ルの状態に向って下がり始める。また同時に、ＰＮＰト
ランジスタ１３が導通状態から非導通状態に変わること
により、パルス出力信号１０３が“Ｈ”レベルから
“Ｌ”レベルの状態となり、これにより、バッファ回路
６の出力電圧のＶGHは、ゲート回路４の制御を受けて、
或る時間経過後の時刻Ｔ3 において“Ｌ”レベルの状態
から“Ｈ”レベルの状態に推移する。なお、ＶGLおよび
ＶGHの立上りおよび立下りは、ＮＭＯＳトランジスタ８
−１および９−１のゲートにおける寄生容量の充放電に
より、ＰＮＰトランジスタ１２および１３における導通
・非導通の状態変化とは同時には連動することなく、図
３（ｄ）に示されるように、特定の時間勾配に沿って変
化する。この動作状態を示すタイミング図は、図４
（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、
（ｇ）、（ｈ）、（ｉ）、（ｊ）および（ｋ）の拡大タ
イミング図にも示されているとうりである。
【００１９】図４（ａ）および（ｂ）に示されるＰＮＰ
トランジスタ１２および１３の動作状態に対応して、図
４（ｃ）に示されるように、時刻Ｔ1 においてＶGHが
“Ｌ”レベルの状態にあるため、図４（ｅ）に示される
ように、コンパレータ３におけるＰＮＰトランジスタ１
８は非導通状態となっており、ゲート回路５に含まれる
ＮＰＮトランジスタ２７および３３も非導通状態にあ
る。従って、時刻Ｔ1 において、ＰＮＰトランジスタ１
２が非導通状態より導通状態に移行すると、図４（ｇ）
および（ｉ）に示されるように、パルス出力信号１０４
およびＶB2のレベルは“Ｌ”レベルより“Ｈ”レベルの
状態に変わる。そして、図４（ｃ）に示されるように、
時刻Ｔ1 において、ＶGLのレベルが“Ｈ”レベルの状態
より下り始める。次に、時刻Ｔ2 においては、ＶGLのレ
ベルがＶTNのレベルまで低下し、これにより、図４
（ｋ）に示されるように、ＮＭＯＳトランジスタ９−１
は導通状態より非導通状態に移行する。時刻Ｔ3 におい
ては、ＶGLのレベルが基準電圧Ｖr のレベルまで低下
し、これによりコンパレータ２が反転して、図４（ｄ）
に示されるように、ＰＮＰトランジスタ１５が導通状態
より非導通状態に変わり、ゲート回路４におけるＮＰＮ
トランジスタ２０は非導通状態となる。時刻Ｔ3 におい
ては、図４（ｂ）に示されるように、ＰＷＭ回路１にお
けるＰＮＰトランジスタ１３は非導通状態にあり、従っ
て、ＮＰＮトランジスタ２０が非導通状態になると、図
４（ｈ）に示されるとうり、ＶB1のレベルが“Ｈ”レベ
ルから“Ｌ”レベルの状態となって、ＶGHのレベルは
“Ｌ”レベルの状態より上昇し始める。
トランジスタ１２および１３の動作状態に対応して、図
４（ｃ）に示されるように、時刻Ｔ1 においてＶGHが
“Ｌ”レベルの状態にあるため、図４（ｅ）に示される
ように、コンパレータ３におけるＰＮＰトランジスタ１
８は非導通状態となっており、ゲート回路５に含まれる
ＮＰＮトランジスタ２７および３３も非導通状態にあ
る。従って、時刻Ｔ1 において、ＰＮＰトランジスタ１
２が非導通状態より導通状態に移行すると、図４（ｇ）
および（ｉ）に示されるように、パルス出力信号１０４
およびＶB2のレベルは“Ｌ”レベルより“Ｈ”レベルの
状態に変わる。そして、図４（ｃ）に示されるように、
時刻Ｔ1 において、ＶGLのレベルが“Ｈ”レベルの状態
より下り始める。次に、時刻Ｔ2 においては、ＶGLのレ
ベルがＶTNのレベルまで低下し、これにより、図４
（ｋ）に示されるように、ＮＭＯＳトランジスタ９−１
は導通状態より非導通状態に移行する。時刻Ｔ3 におい
ては、ＶGLのレベルが基準電圧Ｖr のレベルまで低下
し、これによりコンパレータ２が反転して、図４（ｄ）
に示されるように、ＰＮＰトランジスタ１５が導通状態
より非導通状態に変わり、ゲート回路４におけるＮＰＮ
トランジスタ２０は非導通状態となる。時刻Ｔ3 におい
ては、図４（ｂ）に示されるように、ＰＷＭ回路１にお
けるＰＮＰトランジスタ１３は非導通状態にあり、従っ
て、ＮＰＮトランジスタ２０が非導通状態になると、図
４（ｈ）に示されるとうり、ＶB1のレベルが“Ｈ”レベ
ルから“Ｌ”レベルの状態となって、ＶGHのレベルは
“Ｌ”レベルの状態より上昇し始める。
【００２０】次に、時刻Ｔ4 においては、ＶGHのレベル
は基準電圧Ｖr のレベルに到達し、これによりコンパレ
ータ３が反転して、図４（ｅ）に示されるようにＰＮＰ
トランジスタ１８が導通状態となり、ゲート回路５にお
けるＮＰＮトランジスタ３３が導通状態となるため、図
４（ｇ）に示されるように、パルス出力信号１０４のレ
ベルは“Ｌ”レベルとなる。しかし同時にＮＰＮトラン
ジスタ２７が導通状態となるので、図４（ｉ）に示され
るように、ＶB2のレベルは“Ｈ”レベルの状態を維持
し、またＶGLのレベルは“Ｌ”レベルの状態を維持す
る。次に、時刻Ｔ5 においては、ＶGHのレベルはＶTNの
レベルに到達し、図４（ｊ）に示されるように、ＮＭＯ
Ｓトランジスタ８−１は導通状態に変わる。
は基準電圧Ｖr のレベルに到達し、これによりコンパレ
ータ３が反転して、図４（ｅ）に示されるようにＰＮＰ
トランジスタ１８が導通状態となり、ゲート回路５にお
けるＮＰＮトランジスタ３３が導通状態となるため、図
４（ｇ）に示されるように、パルス出力信号１０４のレ
ベルは“Ｌ”レベルとなる。しかし同時にＮＰＮトラン
ジスタ２７が導通状態となるので、図４（ｉ）に示され
るように、ＶB2のレベルは“Ｈ”レベルの状態を維持
し、またＶGLのレベルは“Ｌ”レベルの状態を維持す
る。次に、時刻Ｔ5 においては、ＶGHのレベルはＶTNの
レベルに到達し、図４（ｊ）に示されるように、ＮＭＯ
Ｓトランジスタ８−１は導通状態に変わる。
【００２１】以上の動作より明らかなように、Ｖr ＜Ｖ
TNとなるようにレベル設定することにより、ＶGHのレベ
ルが立上り始める時刻Ｔ3 は、ＮＭＯＳトランジスタ９
−１が非導通状態となる時刻Ｔ2 よりも必らず遅くな
り、このために、ＮＭＯＳトランジスタ８−１が導通状
態になる時刻Ｔ5 も必らず時刻Ｔ2 よりも遅くなる。従
って、ＶGHの立上りの勾配を極力急峻の状態にした場合
においても、ＶTNよりも高い電圧でＶGLとＶGHが交差す
ることはあり得ない。このために、出力回路における貫
通電流が多くなることもあり得ない。
TNとなるようにレベル設定することにより、ＶGHのレベ
ルが立上り始める時刻Ｔ3 は、ＮＭＯＳトランジスタ９
−１が非導通状態となる時刻Ｔ2 よりも必らず遅くな
り、このために、ＮＭＯＳトランジスタ８−１が導通状
態になる時刻Ｔ5 も必らず時刻Ｔ2 よりも遅くなる。従
って、ＶGHの立上りの勾配を極力急峻の状態にした場合
においても、ＶTNよりも高い電圧でＶGLとＶGHが交差す
ることはあり得ない。このために、出力回路における貫
通電流が多くなることもあり得ない。
【００２２】ここで、立上がりを急峻にした場合の動作
について、時間軸スケールが、図３と同一に設定されて
いる従来例のタイミング図（図８）と比較して明らかな
ように、ＮＭＯＳトランジスタ８−１および９−１が同
時に非導通状態となって、変調出力信号１０５が不定と
なる期間Ｔ2 〜Ｔ5 （図３（ｇ）および図８（ｇ）を参
照）は、明らかに本実施例による図３（ｇ）の期間の方
が短縮されおり、しかも、上述のように、ＮＭＯＳトラ
ンジスタ８−１および９−１が同時に導通状態となるこ
とがないため、貫通電流が多くなることもない。
について、時間軸スケールが、図３と同一に設定されて
いる従来例のタイミング図（図８）と比較して明らかな
ように、ＮＭＯＳトランジスタ８−１および９−１が同
時に非導通状態となって、変調出力信号１０５が不定と
なる期間Ｔ2 〜Ｔ5 （図３（ｇ）および図８（ｇ）を参
照）は、明らかに本実施例による図３（ｇ）の期間の方
が短縮されおり、しかも、上述のように、ＮＭＯＳトラ
ンジスタ８−１および９−１が同時に導通状態となるこ
とがないため、貫通電流が多くなることもない。
【００２３】また、図３（ａ）に示されるＶT ＜ＶI と
なる時刻Ｔ6 以降における動作についても、上記と同様
の動作となり、変調出力信号１０５の不定となる期間Ｔ
7 〜Ｔ10は、図３（ｇ）に示されるように、従来例に比
較して格段に短縮される。
なる時刻Ｔ6 以降における動作についても、上記と同様
の動作となり、変調出力信号１０５の不定となる期間Ｔ
7 〜Ｔ10は、図３（ｇ）に示されるように、従来例に比
較して格段に短縮される。
【００２４】次に、本発明の第２の実施例について説明
する。図５は本実施例を示す回路図である。図５に示さ
れるように、本実施例は、定電流源４３、ＰＮＰトラン
ジスタ４４および４５を含むＰＷＭ回路１と、定電流源
４６、ＮＰＮトランジスタ４７および４８を含むコンパ
レータ２と、定電流源４９、ＮＰＮトランジスタ５０お
よび５１を含むコンパレータ３と、ＮＰＮトランジスタ
５２、５３および５８、ダイオード５４〜５７を含むゲ
ート回路４と、ＮＰＮトランジスタ５９、６０および６
５、ダイオード６１〜６４を含むゲート回路５と、定電
流源６６、ＮＰＮトランジスタ６７および６８、ダイオ
ード６９を含むバッファ回路６と、定電流源７０、ＮＰ
Ｎトランジスタ７１および７２、ダイオード７３を含む
バッファ回路７と、出力回路を形成するＰＭＯＳトラン
ジスタ８−２およびＮＭＯＳトランジスタ９−２と、低
域フィルタ１０とを備えて構成される。図５に示される
ように、本実施例は、出力回路を形成する一対のＭＯＳ
トランジスタとして、ＰＭＯＳトランジスタ８−２およ
びＮＭＯＳトランジスタ９−２を用いている例である。
本実施例の第１の実施例との相違点としては、この出力
回路の構成を含めて、各構成要素および各構成要素間の
接続等においても若干の差異が見られる。
する。図５は本実施例を示す回路図である。図５に示さ
れるように、本実施例は、定電流源４３、ＰＮＰトラン
ジスタ４４および４５を含むＰＷＭ回路１と、定電流源
４６、ＮＰＮトランジスタ４７および４８を含むコンパ
レータ２と、定電流源４９、ＮＰＮトランジスタ５０お
よび５１を含むコンパレータ３と、ＮＰＮトランジスタ
５２、５３および５８、ダイオード５４〜５７を含むゲ
ート回路４と、ＮＰＮトランジスタ５９、６０および６
５、ダイオード６１〜６４を含むゲート回路５と、定電
流源６６、ＮＰＮトランジスタ６７および６８、ダイオ
ード６９を含むバッファ回路６と、定電流源７０、ＮＰ
Ｎトランジスタ７１および７２、ダイオード７３を含む
バッファ回路７と、出力回路を形成するＰＭＯＳトラン
ジスタ８−２およびＮＭＯＳトランジスタ９−２と、低
域フィルタ１０とを備えて構成される。図５に示される
ように、本実施例は、出力回路を形成する一対のＭＯＳ
トランジスタとして、ＰＭＯＳトランジスタ８−２およ
びＮＭＯＳトランジスタ９−２を用いている例である。
本実施例の第１の実施例との相違点としては、この出力
回路の構成を含めて、各構成要素および各構成要素間の
接続等においても若干の差異が見られる。
【００２５】即ち、ＰＷＭ回路１を形成するＰＮＰトラ
ンジスタ４４はダブルコレクタのＰＮＰトランジスタで
あり、コレクタの一方よりパルス出力信号１０３を出力
し、他方のコレクタよりパルス出力信号１０４を出力し
ている。これに対応して、ＰＮＰトランジスタ４４から
のパルス出力信号１０３はゲート回路４のＮＰＮトラン
ジスタ５３のベースに接続され、またパルス出力信号１
０４はゲート回路５のＮＰＮトランジスタ６０のベース
に接続されておる。また、シングルコレクタのＰＮＰト
ランジスタ４５のコレクタは、低電位側電源（Ｖe ）に
接続される。
ンジスタ４４はダブルコレクタのＰＮＰトランジスタで
あり、コレクタの一方よりパルス出力信号１０３を出力
し、他方のコレクタよりパルス出力信号１０４を出力し
ている。これに対応して、ＰＮＰトランジスタ４４から
のパルス出力信号１０３はゲート回路４のＮＰＮトラン
ジスタ５３のベースに接続され、またパルス出力信号１
０４はゲート回路５のＮＰＮトランジスタ６０のベース
に接続されておる。また、シングルコレクタのＰＮＰト
ランジスタ４５のコレクタは、低電位側電源（Ｖe ）に
接続される。
【００２６】また、コンパレータ２の構成ならびにゲー
ト回路４との接続については第１の実施例の場合と同様
であり、ＰＮＰトランジスタ４７のベースは基準電圧源
７４に接続されて、その基準電圧源７４の低電圧側は低
電位側電源（Ｖe ）に接続されている。またコンパレー
タ３については、第１の実施例とは対照的に、ＰＮＰト
ランジスタ５１の方がダブルコレクタのＰＮＰトランジ
スタとして形成されており、そのコレクタの一方はゲー
ト回路５に含まれるＮＰＮトランジスタ５９のベースに
接続され、他方のコレクタは同じくゲート回路５に含ま
れるダイオード６３および６４の陽極側に接続されてい
る。また、シングルコレクタのＰＮＰトランジスタ５０
のベースには基準電圧源７５が接続され、その基準電圧
源７５の高電圧側は高電位側電源（Ｖcc）に接続されて
おり、コレクタは低電位側電源（Ｖe ）に接続されてい
る。そして、ゲート回路４および５の構成とバッファ６
および７の構成については、第１の実施例の場合と同様
の構成となっており、また出力回路は、前述のようにＰ
ＭＯＳトランジスタ８−２とＮＭＯＳトランジスタ９−
２により形成されている。
ト回路４との接続については第１の実施例の場合と同様
であり、ＰＮＰトランジスタ４７のベースは基準電圧源
７４に接続されて、その基準電圧源７４の低電圧側は低
電位側電源（Ｖe ）に接続されている。またコンパレー
タ３については、第１の実施例とは対照的に、ＰＮＰト
ランジスタ５１の方がダブルコレクタのＰＮＰトランジ
スタとして形成されており、そのコレクタの一方はゲー
ト回路５に含まれるＮＰＮトランジスタ５９のベースに
接続され、他方のコレクタは同じくゲート回路５に含ま
れるダイオード６３および６４の陽極側に接続されてい
る。また、シングルコレクタのＰＮＰトランジスタ５０
のベースには基準電圧源７５が接続され、その基準電圧
源７５の高電圧側は高電位側電源（Ｖcc）に接続されて
おり、コレクタは低電位側電源（Ｖe ）に接続されてい
る。そして、ゲート回路４および５の構成とバッファ６
および７の構成については、第１の実施例の場合と同様
の構成となっており、また出力回路は、前述のようにＰ
ＭＯＳトランジスタ８−２とＮＭＯＳトランジスタ９−
２により形成されている。
【００２７】この第２の実施例の場合には、基準電圧源
７４の電圧をＮＭＯＳトランジスタ９−２のＶT よりも
低い電圧に設定し、基準電圧源７５の電圧をＰＭＯＳト
ランジスタ８−２のＶT よりも小さく設定することによ
り、第１の実施例の場合と同様に、出力回路を形成する
ＰＭＯＳトランジスタ８−２とＮＭＯＳトランジスタ９
−２とが同時に導通状態となることがないために、ＰＭ
ＯＳトランジスタ８−２の立上りおよび立下りと、ＮＭ
ＯＳトランジスタ９−２の立下りおよび立上りを急峻に
状態に設定して、変調出力信号１０５における不定時間
を短縮しても、貫通電流が多くなるということがない。
なお、本実施例の基本的的な動作については、前述の第
１の実施例の場合と全く同様である。
７４の電圧をＮＭＯＳトランジスタ９−２のＶT よりも
低い電圧に設定し、基準電圧源７５の電圧をＰＭＯＳト
ランジスタ８−２のＶT よりも小さく設定することによ
り、第１の実施例の場合と同様に、出力回路を形成する
ＰＭＯＳトランジスタ８−２とＮＭＯＳトランジスタ９
−２とが同時に導通状態となることがないために、ＰＭ
ＯＳトランジスタ８−２の立上りおよび立下りと、ＮＭ
ＯＳトランジスタ９−２の立下りおよび立上りを急峻に
状態に設定して、変調出力信号１０５における不定時間
を短縮しても、貫通電流が多くなるということがない。
なお、本実施例の基本的的な動作については、前述の第
１の実施例の場合と全く同様である。
【００２８】
【発明の効果】以上説明したように、本発明は、プッシ
ュプル・タイプのＭＯＳトランジスタにより形成される
出力回路を有するパルス幅変調増幅回路に適用されて、
当該ＭＯＳトランジスタに対する駆動変調信号の電圧と
所定の基準電圧との比較出力を介してパルス幅変調信号
を制御するゲート回路を備えることにより、ＶGLおよび
ＶGHの立上り勾配を設定することが容易となり、変調出
力信号における不確定の期間を効果的に短縮することが
可能になるとともに、前記出力回路における貫通電流を
も防止することができるという効果がある。
ュプル・タイプのＭＯＳトランジスタにより形成される
出力回路を有するパルス幅変調増幅回路に適用されて、
当該ＭＯＳトランジスタに対する駆動変調信号の電圧と
所定の基準電圧との比較出力を介してパルス幅変調信号
を制御するゲート回路を備えることにより、ＶGLおよび
ＶGHの立上り勾配を設定することが容易となり、変調出
力信号における不確定の期間を効果的に短縮することが
可能になるとともに、前記出力回路における貫通電流を
も防止することができるという効果がある。
【図１】本発明の基本構成を示すブロック図である。
【図２】本発明の第１の実施例を示す回路図である。
【図３】第１の実施例における動作状態を示すタイミン
グ図である。
グ図である。
【図４】第１の実施例における動作信号を示す時間スケ
ールの拡大されたタイミング図である。
ールの拡大されたタイミング図である。
【図５】本発明の第２の実施例を示す回路図である。
【図６】従来例の基本構成を示すブロック図である。
【図７】従来例を示す回路図である。
【図８】従来例における動作状態を示すタイミング図で
ある。
ある。
１ ＰＷＭ回路 ２、３ コンパレータ ４、５ ゲート回路 ６、７ バッファ回路 ８、９ ＭＯＳトランジスタ ８−１、９−１、９−２ ＮＭＯＳトランジスタ ８−２ ＰＭＯＳトランジスタ １０ 低域フィルタ １１、１４、１７、３４、３８、４３、４６、４９、６
６、７０、７６、７９、７８ 定電流源 １２、１３、１５、１６、１８、１９、４４、４５、４
７、４８、５０、５１、７７、７８ ＰＮＰトランジ
スタ ２０、２１、２６、２７、２８、３３、３５、３６、３
９、４０、５２、５３、５８〜６０、６５、６７、６
８、７１、７２、８０〜８２、８９〜９１ ＮＰＮト
ランジスタ ２２〜２５、２９〜３２、３７、４１、５４〜５７、６
１〜６４、６９、７３、８３、８４、９２、９３ ダ
イオード ４２、７４、７５ 基準電圧源 ８５〜８７、９４〜９６ 抵抗
６、７０、７６、７９、７８ 定電流源 １２、１３、１５、１６、１８、１９、４４、４５、４
７、４８、５０、５１、７７、７８ ＰＮＰトランジ
スタ ２０、２１、２６、２７、２８、３３、３５、３６、３
９、４０、５２、５３、５８〜６０、６５、６７、６
８、７１、７２、８０〜８２、８９〜９１ ＮＰＮト
ランジスタ ２２〜２５、２９〜３２、３７、４１、５４〜５７、６
１〜６４、６９、７３、８３、８４、９２、９３ ダ
イオード ４２、７４、７５ 基準電圧源 ８５〜８７、９４〜９６ 抵抗
Claims (2)
- 【請求項１】 被変調波信号の入力を受けて、前記被変
調波信号の電圧レベルに対応したパルス幅を有する第１
および第２のパルス幅変調信号を出力するパルス幅変調
回路と、 ドレインが高電位側の電源に接続され、ソースが所定の
変調信号出力端に接続されて、ゲートに第１の駆動用変
調信号が入力される第１のＮＭＯＳトランジスタと、 ドレインが前記変調信号出力端に接続され、ソースが低
電位側の電源に接続されて、ゲートに第２の駆動用変調
信号が入力される第２のＮＭＯＳトランジスタと、 前記第２の駆動用変調信号の電圧と第１の基準電圧との
レベルを比較する第１のコンパレータと、 前記第１の駆動用変調信号と第２の基準電圧とのレベル
を比較する第２のコンパレータと、 前記パルス幅変調回路より出力される第１のパルス幅変
調信号を入力し、前記第１のコンパレータの出力信号に
よる制御作用を介して出力する第１のゲート回路と、 前記パルス幅変調回路より出力される第２のパルス幅変
調信号を入力し、前記第２のコンパレータの出力信号に
よる制御作用を介して出力する第２のゲート回路と、 前記第１のゲート回路より出力される変調信号を入力し
て、前記第１の駆動用変調信号を出力する第１のバッフ
ァ回路と、 前記第２のゲート回路より出力される変調信号を入力し
て、前記第２の駆動用変調信号を出力する第２のバッフ
ァ回路と、 入力側が前記変調信号出力端に接続され、出力側が復調
信号出力端子に接続される低域フィルタと、 を備えることを特徴とするパルス幅変調増幅回路。 - 【請求項２】 被変調波信号の入力を受けて、前記被変
調波信号の電圧レベルに対応したパルス幅を有する第１
および第２のパルス幅変調信号を出力するパルス幅変調
回路と、 ソースが高電位側の電源に接続され、ドレインが所定の
変調信号出力端に接続されて、ゲートに第１の駆動用変
調信号が入力されるＰＭＯＳトランジスタと、 ドレインが前記変調信号出力端に接続され、ソースが低
電位側の電源に接続されて、ゲートに第２の駆動用変調
信号が入力されるＮＭＯＳトランジスタと、 前記第２の駆動用変調信号の電圧と第１の基準電圧との
レベルを比較する第１のコンパレータと、 前記第１の駆動用変調信号と第２の基準電圧とのレベル
を比較する第２のコンパレータと、 前記パルス幅変調回路より出力される第１のパルス幅変
調信号を入力し、前記第１のコンパレータの出力信号に
よる制御作用を介して出力する第１のゲート回路と、 前記パルス幅変調回路より出力される第２のパルス幅変
調信号を入力し、前記第２のコンパレータの出力信号に
よる制御作用を介して出力する第２のゲート回路と、 前記第１のゲート回路より出力される変調信号を入力し
て、前記第１の駆動用変調信号を出力する第１のバッフ
ァ回路と、 前記第２のゲート回路より出力される変調信号を入力し
て、前記第２の駆動用変調信号を出力する第２のバッフ
ァ回路と、 入力側が前記変調信号出力端に接続され、出力側が復調
信号出力端子に接続される低域フィルタと、 を備えることを特徴とするパルス幅変調増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008850A JPH05199043A (ja) | 1992-01-22 | 1992-01-22 | パルス幅変調増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008850A JPH05199043A (ja) | 1992-01-22 | 1992-01-22 | パルス幅変調増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05199043A true JPH05199043A (ja) | 1993-08-06 |
Family
ID=11704219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4008850A Withdrawn JPH05199043A (ja) | 1992-01-22 | 1992-01-22 | パルス幅変調増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05199043A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013026262A (ja) * | 2011-07-15 | 2013-02-04 | Fujitsu Semiconductor Ltd | 駆動回路および半導体集積回路 |
| KR20200134700A (ko) * | 2019-05-23 | 2020-12-02 | 한국전기연구원 | 전력 스위치용 변조 및 복조 회로 |
-
1992
- 1992-01-22 JP JP4008850A patent/JPH05199043A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013026262A (ja) * | 2011-07-15 | 2013-02-04 | Fujitsu Semiconductor Ltd | 駆動回路および半導体集積回路 |
| KR20200134700A (ko) * | 2019-05-23 | 2020-12-02 | 한국전기연구원 | 전력 스위치용 변조 및 복조 회로 |
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Legal Events
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|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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