JP2959408B2 - 比較回路 - Google Patents
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- JP2959408B2 JP2959408B2 JP6208467A JP20846794A JP2959408B2 JP 2959408 B2 JP2959408 B2 JP 2959408B2 JP 6208467 A JP6208467 A JP 6208467A JP 20846794 A JP20846794 A JP 20846794A JP 2959408 B2 JP2959408 B2 JP 2959408B2
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Description
【０００１】
【産業上の利用分野】本発明は比較回路に関し、特に高
速Ａ／Ｄ変換器等において用いられる比較回路に関す
る。
速Ａ／Ｄ変換器等において用いられる比較回路に関す
る。
【０００２】
【従来の技術】従来、この種の比較回路の一例が図８に
示される。図８に示されるように、本従来例は、抵抗Ｒ
1 、Ｒ2 と、コレクタが、ぞれぞれ抵抗Ｒ1 、Ｒ2 を介
して電源端子Ｖccに接続され、ベースにそれぞれアナロ
グ入力電圧Ｖi1、Ｖi2が入力されて、エミッタが共通接
続されるＮＰＮトランジスタＱ1 、Ｑ2 とから構成され
る入力電圧比較部１と、コレクタがそれぞれＮＰＮトラ
ンジスタＱ2 、Ｑ1 のコレクタに接続され、ベースがそ
れぞれＮＰＮトランジスタＱ1 、Ｑ2 のコレクタに接続
されて、エミッタが共通接続されるＮＰＮトランジスタ
Ｑ3 、Ｑ4 とから構成される正帰還ラッチ部２と、コレ
クタがそれぞれＮＰＮトランジスタＱ1 、Ｑ2 の共通エ
ミッタおよびＮＰＮトランジスタＱ3 、Ｑ4 の共通エミ
ッタに接続され、ゲートにそれぞれ正相クロック信号φ
11および逆相クロック信号φ12が入力されて、エミッタ
が共通接続されるＮＰＮトランジスタＱ5 、Ｑ6 とから
構成される電流スイッチ３と、一端がＮＰＮトランジス
タＱ5 、Ｑ6 の共通エミッタに接続され、他端が接地さ
れた定電流源４とを備えている。
示される。図８に示されるように、本従来例は、抵抗Ｒ
1 、Ｒ2 と、コレクタが、ぞれぞれ抵抗Ｒ1 、Ｒ2 を介
して電源端子Ｖccに接続され、ベースにそれぞれアナロ
グ入力電圧Ｖi1、Ｖi2が入力されて、エミッタが共通接
続されるＮＰＮトランジスタＱ1 、Ｑ2 とから構成され
る入力電圧比較部１と、コレクタがそれぞれＮＰＮトラ
ンジスタＱ2 、Ｑ1 のコレクタに接続され、ベースがそ
れぞれＮＰＮトランジスタＱ1 、Ｑ2 のコレクタに接続
されて、エミッタが共通接続されるＮＰＮトランジスタ
Ｑ3 、Ｑ4 とから構成される正帰還ラッチ部２と、コレ
クタがそれぞれＮＰＮトランジスタＱ1 、Ｑ2 の共通エ
ミッタおよびＮＰＮトランジスタＱ3 、Ｑ4 の共通エミ
ッタに接続され、ゲートにそれぞれ正相クロック信号φ
11および逆相クロック信号φ12が入力されて、エミッタ
が共通接続されるＮＰＮトランジスタＱ5 、Ｑ6 とから
構成される電流スイッチ３と、一端がＮＰＮトランジス
タＱ5 、Ｑ6 の共通エミッタに接続され、他端が接地さ
れた定電流源４とを備えている。
【０００３】また、図２（ａ）、（ｂ）、（ｃ）、
（ｄ）および（ｅ）は、後に説明する本発明の実施例と
従来の比較回路の出力波形図であり、図（ｃ）および
（ｄ）は、それぞれアナログ入力電圧Ｖi1、Ｖi2と、正
相クロック信号φ11および逆相クロック信号φ12とを示
し、図（ｂ）は本従来例における出力電圧Ｖo1、Ｖi2の
出力波形を示している。以下、図８、図２（ｂ）、
（ｃ）および（ｄ）を参照して、本従来例の動作につい
て説明する。
（ｄ）および（ｅ）は、後に説明する本発明の実施例と
従来の比較回路の出力波形図であり、図（ｃ）および
（ｄ）は、それぞれアナログ入力電圧Ｖi1、Ｖi2と、正
相クロック信号φ11および逆相クロック信号φ12とを示
し、図（ｂ）は本従来例における出力電圧Ｖo1、Ｖi2の
出力波形を示している。以下、図８、図２（ｂ）、
（ｃ）および（ｄ）を参照して、本従来例の動作につい
て説明する。
【０００４】図８において、ＮＰＮトランジスタＱ5 の
ベースに入力される正相クロック信号φ11が高レベルに
なるか低レベルになるか（ＮＰＮトランジスタＱ6 のベ
ースに入力される逆相クロック信号φ11が低レベルにな
るか高レベルになるか）に応じて、電流スイッチ３を介
して、入力電圧比較部１および正帰還ラッチ部２の何れ
か一方に定電流源４の電流が流れる。正相クロック信号
φ11が高レベル（逆相クロック信号φ12が低レベル）に
なる場合をフォロー・モードと呼び、逆相クロック信号
φ12が高レベル（正相クロック信号φ11が低レベル）に
なる場合をラッチ・モードと呼ぶ。この図８に示される
比較回路のように、入力電圧比較部１と正帰還ラッチ部
２を有する比較回路は、二つのアナログ入力電圧Ｖi1お
よびＶi2の差電圧｜Ｖi1−Ｖi2｜が微小電圧の場合に用
いられることが多いが、ここでは、入力電圧比較部１と
正帰還ラッチ部２とをバイポーラ素子で構成しているた
め、オフセット電圧を小さくでき、高精度入力が可能と
なる。このため、以下においては、アナログ入力電圧Ｖ
i1およびＶi2の差電圧｜Ｖi1−Ｖi2｜が微小電圧の場合
について説明する。また、クロック周波数が低い場合に
ついて説明する。
ベースに入力される正相クロック信号φ11が高レベルに
なるか低レベルになるか（ＮＰＮトランジスタＱ6 のベ
ースに入力される逆相クロック信号φ11が低レベルにな
るか高レベルになるか）に応じて、電流スイッチ３を介
して、入力電圧比較部１および正帰還ラッチ部２の何れ
か一方に定電流源４の電流が流れる。正相クロック信号
φ11が高レベル（逆相クロック信号φ12が低レベル）に
なる場合をフォロー・モードと呼び、逆相クロック信号
φ12が高レベル（正相クロック信号φ11が低レベル）に
なる場合をラッチ・モードと呼ぶ。この図８に示される
比較回路のように、入力電圧比較部１と正帰還ラッチ部
２を有する比較回路は、二つのアナログ入力電圧Ｖi1お
よびＶi2の差電圧｜Ｖi1−Ｖi2｜が微小電圧の場合に用
いられることが多いが、ここでは、入力電圧比較部１と
正帰還ラッチ部２とをバイポーラ素子で構成しているた
め、オフセット電圧を小さくでき、高精度入力が可能と
なる。このため、以下においては、アナログ入力電圧Ｖ
i1およびＶi2の差電圧｜Ｖi1−Ｖi2｜が微小電圧の場合
について説明する。また、クロック周波数が低い場合に
ついて説明する。
【０００５】図２（ｂ）の出力波形に示されるように、
フォロー・モード（図２（ｄ）参照）においては、アナ
ログ入力電圧Ｖi1およびＶi2（図２（ｃ）参照）は、当
該入力電圧比較部１において電圧レベルの大小関係が比
較され、両アナログ入力電圧の微小差電圧が増幅されて
出力される。続いて、ラッチ・モード（図２（ｄ）参
照）においては、フォロー・モードにおいて増幅された
出力電圧が、正帰還をかけられた正帰還ラッチ部２によ
り、図２（ｂ）に示されるように、下記の電圧レべルま
で再度増幅される。
フォロー・モード（図２（ｄ）参照）においては、アナ
ログ入力電圧Ｖi1およびＶi2（図２（ｃ）参照）は、当
該入力電圧比較部１において電圧レベルの大小関係が比
較され、両アナログ入力電圧の微小差電圧が増幅されて
出力される。続いて、ラッチ・モード（図２（ｄ）参
照）においては、フォロー・モードにおいて増幅された
出力電圧が、正帰還をかけられた正帰還ラッチ部２によ
り、図２（ｂ）に示されるように、下記の電圧レべルま
で再度増幅される。
【０００６】 Ｖi1＞Ｖi2の時、Ｖo1＝ＶH （Ｖo2＝ＶL ）………………（１） Ｖi1＜Ｖi2の時、Ｖo1＝ＶL （Ｖo2＝ＶH ）………………（２） 上記（１）式および（２）式の大小関係が満たされる場
合には、比較回路は正常な比較結果を出力していると云
われる。
合には、比較回路は正常な比較結果を出力していると云
われる。
【０００７】次に、比較回路がフォロー・モード（図２
（ｄ）参照）に切替わると、図２（ｂ）に示されるよう
に、或る時間後において、出力電圧Ｖo1、Ｖo2は一旦同
一電圧レベルとなり、その後、二つのアナログ入力電圧
Ｖi1、Ｖi2の大小関係が比較され、その微小入力差電圧
が入力電圧比較部１により増幅される。図２（ｄ）およ
び（ｂ）に示されるように、比較回路がラッチ・モード
からフォロー・モードに切替わり、二つの出力電圧
Ｖo1、Ｖo2が、上述のように同電位になるまでの時間を
リカバー時間Ｔr2と云う。図８における従来の比較回路
においては、当該リカバー時間Ｔr2は、定電流源４の電
流値および出力端子の負荷容量等により決まり、負荷容
量が大きい場合には、リカバリー時間が大きくなる。
（ｄ）参照）に切替わると、図２（ｂ）に示されるよう
に、或る時間後において、出力電圧Ｖo1、Ｖo2は一旦同
一電圧レベルとなり、その後、二つのアナログ入力電圧
Ｖi1、Ｖi2の大小関係が比較され、その微小入力差電圧
が入力電圧比較部１により増幅される。図２（ｄ）およ
び（ｂ）に示されるように、比較回路がラッチ・モード
からフォロー・モードに切替わり、二つの出力電圧
Ｖo1、Ｖo2が、上述のように同電位になるまでの時間を
リカバー時間Ｔr2と云う。図８における従来の比較回路
においては、当該リカバー時間Ｔr2は、定電流源４の電
流値および出力端子の負荷容量等により決まり、負荷容
量が大きい場合には、リカバリー時間が大きくなる。
【０００８】
【発明が解決しようとする課題】上述した従来の比較回
路においては、クロック周波数が高い場合には、比較回
路がラッチ・モードからフォロー・モードに切替わる際
に、リカバー時間が長くかかるために、二つの出力電圧
Ｖo1、Ｖo2が同電位になり、入力差電圧が比較されると
いうことがないままラッチされるために、誤まった比較
結果が出力される惧れがあるという欠点がある。
路においては、クロック周波数が高い場合には、比較回
路がラッチ・モードからフォロー・モードに切替わる際
に、リカバー時間が長くかかるために、二つの出力電圧
Ｖo1、Ｖo2が同電位になり、入力差電圧が比較されると
いうことがないままラッチされるために、誤まった比較
結果が出力される惧れがあるという欠点がある。
【０００９】
【課題を解決するための手段】本発明の比較回路は、コ
レクタがそれぞれ第１、第２の抵抗を介して第１の電源
に接続されるとともに、それぞれ第２、第１の出力端子
に接続され、ベースがそれぞれ第１、第２のアナログ入
力端子に接続され、エミッタが共通接続される第１、第
２のＮＰＮトランジスタと；コレクタがそれぞれ前記第
２、第１の抵抗を介して前記第１の電源に接続されると
ともに、それぞれ前記第１、第２の出力端子に接続さ
れ、ベースがそれぞれ前記第１、第２のＮＰＮトランジ
スタの各コレクタに接続され、エミッタが共通接続され
る第３、第４のＮＰＮトランジスタと；前記第１、第２
のＮＰＮトランジスタの各コレクタの間に挿入接続さ
れ、所定のスイッチ制御信号により、前記第１、第２の
ＮＰＮトランジスタのコレクタ間の導通／遮断を制御す
るスイッチ手段と；コレクタが、それぞれ前記第１、第
２のＮＰＮトランジスタの共通接続されたエミッタ、お
よび前記第３、第４のＮＰＮトランジスタの共通接続さ
れたエミッタに接続され、ベースが、それぞれ第１、第
２のクロック信号端子に接続され、エミッタが共通接続
される第５、第６のＮＰＮトランジスタと；前記第５、
第６のＮＰＮトランジスタの共通接続されたエミッタと
第２の電源との間に接続される定電流源とを備えること
を特徴とする。
レクタがそれぞれ第１、第２の抵抗を介して第１の電源
に接続されるとともに、それぞれ第２、第１の出力端子
に接続され、ベースがそれぞれ第１、第２のアナログ入
力端子に接続され、エミッタが共通接続される第１、第
２のＮＰＮトランジスタと；コレクタがそれぞれ前記第
２、第１の抵抗を介して前記第１の電源に接続されると
ともに、それぞれ前記第１、第２の出力端子に接続さ
れ、ベースがそれぞれ前記第１、第２のＮＰＮトランジ
スタの各コレクタに接続され、エミッタが共通接続され
る第３、第４のＮＰＮトランジスタと；前記第１、第２
のＮＰＮトランジスタの各コレクタの間に挿入接続さ
れ、所定のスイッチ制御信号により、前記第１、第２の
ＮＰＮトランジスタのコレクタ間の導通／遮断を制御す
るスイッチ手段と；コレクタが、それぞれ前記第１、第
２のＮＰＮトランジスタの共通接続されたエミッタ、お
よび前記第３、第４のＮＰＮトランジスタの共通接続さ
れたエミッタに接続され、ベースが、それぞれ第１、第
２のクロック信号端子に接続され、エミッタが共通接続
される第５、第６のＮＰＮトランジスタと；前記第５、
第６のＮＰＮトランジスタの共通接続されたエミッタと
第２の電源との間に接続される定電流源とを備えること
を特徴とする。
【００１０】
【００１１】また、前記スイッチ手段は、ゲートがそれ
ぞれ第３、第４のクロック信号端子に接続され、ドレイ
ンが前記第２の出力端子に共通接続されて、ソースが前
記第１の出力端子に共通接続されるＰＭＯＳトランジス
タおよびＮＭＯＳトランジスタを含むトランスファ・ゲ
ートにより形成してもよく、或はまたゲートが第３のク
ロック信号端子に接続され、ドレインが前記第２の出力
端子に接続されて、ソースが前記第１の出力端子に接続
されるＰＭＯＳトランジスタにより形成してもよく、更
に、ゲートが第３のクロック信号端子に接続され、ドレ
インが前記第２の出力端子に接続されて、ソースが前記
第１の出力端子に接続されるＮＭＯＳトランジスタによ
り形成してもよい。
ぞれ第３、第４のクロック信号端子に接続され、ドレイ
ンが前記第２の出力端子に共通接続されて、ソースが前
記第１の出力端子に共通接続されるＰＭＯＳトランジス
タおよびＮＭＯＳトランジスタを含むトランスファ・ゲ
ートにより形成してもよく、或はまたゲートが第３のク
ロック信号端子に接続され、ドレインが前記第２の出力
端子に接続されて、ソースが前記第１の出力端子に接続
されるＰＭＯＳトランジスタにより形成してもよく、更
に、ゲートが第３のクロック信号端子に接続され、ドレ
インが前記第２の出力端子に接続されて、ソースが前記
第１の出力端子に接続されるＮＭＯＳトランジスタによ
り形成してもよい。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１３】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、コレ
クタが、それぞれ抵抗Ｒ1 、Ｒ2 を介して電源端子Ｖcc
に接続され、ベースにそれぞれアナログ入力電圧Ｖi1、
Ｖi2が入力されて、エミッタが共通接続されるＮＰＮト
ランジスタＱ1 、Ｑ2 および前記抵抗Ｒ1 、Ｒ2 を含む
入力電圧比較部１と、コレクタがそれぞれＮＰＮトラン
ジスタＱ2 、Ｑ1 のコレクタに接続され、ベースがそれ
ぞれＮＰＮトランジスタＱ1 、Ｑ2 のコレクタに接続さ
れて、エミッタが共通接続されるＮＰＮトランジスタＱ
3 、Ｑ4 を含む正帰還ラッチ部２と、コレクタがそれぞ
れＮＰＮトランジスタＱ1 、Ｑ2 の共通エミッタ、ＮＰ
ＮトランジスタＱ3 、Ｑ4 の共通エミッタに接続され、
ゲートにそれぞれ正相クロック信号φ11、逆相クロック
信号φ12が入力されて、エミッタが共通接続されるＮＰ
ＮトランジスタＱ5 、Ｑ6 を含む電流スイッチ３と、一
端がＮＰＮトランジスタＱ5 、Ｑ6 の共通エミッタに接
続され、他端が接地される定電流源４と、スイッチ５と
を備えて構成される。
ク図である。図１に示されるように、本実施例は、コレ
クタが、それぞれ抵抗Ｒ1 、Ｒ2 を介して電源端子Ｖcc
に接続され、ベースにそれぞれアナログ入力電圧Ｖi1、
Ｖi2が入力されて、エミッタが共通接続されるＮＰＮト
ランジスタＱ1 、Ｑ2 および前記抵抗Ｒ1 、Ｒ2 を含む
入力電圧比較部１と、コレクタがそれぞれＮＰＮトラン
ジスタＱ2 、Ｑ1 のコレクタに接続され、ベースがそれ
ぞれＮＰＮトランジスタＱ1 、Ｑ2 のコレクタに接続さ
れて、エミッタが共通接続されるＮＰＮトランジスタＱ
3 、Ｑ4 を含む正帰還ラッチ部２と、コレクタがそれぞ
れＮＰＮトランジスタＱ1 、Ｑ2 の共通エミッタ、ＮＰ
ＮトランジスタＱ3 、Ｑ4 の共通エミッタに接続され、
ゲートにそれぞれ正相クロック信号φ11、逆相クロック
信号φ12が入力されて、エミッタが共通接続されるＮＰ
ＮトランジスタＱ5 、Ｑ6 を含む電流スイッチ３と、一
端がＮＰＮトランジスタＱ5 、Ｑ6 の共通エミッタに接
続され、他端が接地される定電流源４と、スイッチ５と
を備えて構成される。
【００１４】また、図２（ａ）、（ｂ）、（ｃ）、
（ｄ）および（ｅ）は、本実施例と前述の従来の比較回
路における出力波形図であり、図２（ｃ）および（ｄ）
は、それぞれ本実施例におけるアナログ入力電圧Ｖi1、
Ｖi2と、正相クロック信号φ11および逆相クロック信号
φ12とを示し、図（ａ）は、本実施例における出力電圧
Ｖo1、Ｖi2の出力波形を示しており、図２（ｅ）は、本
実施例におけるスイッチ５に対するスイッチ制御信号φ
2 を示している。なお、このスイッチ制御信号φ2は、
正相クロック信号φ11に同期するパルス信号として入力
されるが、当該パルス信号の高レベルの時間幅は、正相
クロック信号φ11の高レベルの時間幅よりも短かい値に
設定されており、スイッチ５に入力されて、高レベルの
時点においてスイッチ５を導通状態に設定する。以下、
図１、図２（ａ）、（ｃ）、（ｄ）および（ｅ）を参照
して、本実施例の動作について説明する。
（ｄ）および（ｅ）は、本実施例と前述の従来の比較回
路における出力波形図であり、図２（ｃ）および（ｄ）
は、それぞれ本実施例におけるアナログ入力電圧Ｖi1、
Ｖi2と、正相クロック信号φ11および逆相クロック信号
φ12とを示し、図（ａ）は、本実施例における出力電圧
Ｖo1、Ｖi2の出力波形を示しており、図２（ｅ）は、本
実施例におけるスイッチ５に対するスイッチ制御信号φ
2 を示している。なお、このスイッチ制御信号φ2は、
正相クロック信号φ11に同期するパルス信号として入力
されるが、当該パルス信号の高レベルの時間幅は、正相
クロック信号φ11の高レベルの時間幅よりも短かい値に
設定されており、スイッチ５に入力されて、高レベルの
時点においてスイッチ５を導通状態に設定する。以下、
図１、図２（ａ）、（ｃ）、（ｄ）および（ｅ）を参照
して、本実施例の動作について説明する。
【００１５】図１において、従来例の場合と同様に、Ｎ
ＰＮトランジスタＱ5 のベースに入力される正相クロッ
ク信号φ11が高レベルになるか低レベルになるか（ＮＰ
ＮトランジスタＱ6 のベースに入力される逆相クロック
信号φ12が低レベルになるか高レベルになるか）に応じ
て、電流スイッチ３を介して、入力電圧比較部１および
正帰還ラッチ部２の何れか一方に定電流源４に電流が流
れる。通常、入力電圧比較部１と正帰還ラッチ部２を有
する比較回路は、二つのアナログ入力電圧Ｖi1、Ｖi2の
差電圧｜Ｖi1−Ｖi2｜が微小電圧の場合に用いられるこ
とが多いので、前述の従来例の場合と同様に、以下にお
いては、アナログ入力電圧Ｖi1、Ｖi2の差電圧｜Ｖi1−
Ｖi2｜が微小電圧である場合について説明する。
ＰＮトランジスタＱ5 のベースに入力される正相クロッ
ク信号φ11が高レベルになるか低レベルになるか（ＮＰ
ＮトランジスタＱ6 のベースに入力される逆相クロック
信号φ12が低レベルになるか高レベルになるか）に応じ
て、電流スイッチ３を介して、入力電圧比較部１および
正帰還ラッチ部２の何れか一方に定電流源４に電流が流
れる。通常、入力電圧比較部１と正帰還ラッチ部２を有
する比較回路は、二つのアナログ入力電圧Ｖi1、Ｖi2の
差電圧｜Ｖi1−Ｖi2｜が微小電圧の場合に用いられるこ
とが多いので、前述の従来例の場合と同様に、以下にお
いては、アナログ入力電圧Ｖi1、Ｖi2の差電圧｜Ｖi1−
Ｖi2｜が微小電圧である場合について説明する。
【００１６】図２（ａ）の出力電圧Ｖo1、Ｖo2の波形に
示されるように、スイッチ制御信号φ2 が低レベルの状
態においては、スイッチ５は遮断状態となっており、従
来例の場合と同様に、フォロー・モード（図２（ｄ）参
照）において、アナログ入力電圧Ｖi1、Ｖi2（図２
（ｃ）参照）は、入力電圧比較部１において電圧レベル
の大小関係が比較され、両アナログ入力電圧の微小差電
圧が増幅されて出力される。続いて、ラッチ・モード
（図２（ｄ）参照）においては、フォロー・モードにお
いて増幅された出力電圧Ｖo1、Ｖo2が、正帰還をかけら
れた正帰還ラッチ部２により、図２（ｂ）に示されるよ
うに、前述の（１）式および（２）式に示される電圧レ
べルＶH 、ＶL まで再度増幅されて出力される。
示されるように、スイッチ制御信号φ2 が低レベルの状
態においては、スイッチ５は遮断状態となっており、従
来例の場合と同様に、フォロー・モード（図２（ｄ）参
照）において、アナログ入力電圧Ｖi1、Ｖi2（図２
（ｃ）参照）は、入力電圧比較部１において電圧レベル
の大小関係が比較され、両アナログ入力電圧の微小差電
圧が増幅されて出力される。続いて、ラッチ・モード
（図２（ｄ）参照）においては、フォロー・モードにお
いて増幅された出力電圧Ｖo1、Ｖo2が、正帰還をかけら
れた正帰還ラッチ部２により、図２（ｂ）に示されるよ
うに、前述の（１）式および（２）式に示される電圧レ
べルＶH 、ＶL まで再度増幅されて出力される。
【００１７】次いで、ラッチ・モードより次のフォロー
・モードになると、正相クロック信号φ11と同期状態に
あるスイッチ制御信号φ2 は、比較回路がフォロー・モ
ードになった直後において高レベルとなり、これにより
スイッチ５が導通して、入力電圧Ｖi1、Ｖi2に対応する
二つの出力電圧Ｖo1、Ｖo2は、強制的にほぼ同電位にな
る（図２（ａ）、（ｃ）、（ｄ）および（ｅ）参照）。
この場合におけるリカバー時間は、図２（ａ）に示され
るようにＴr1となる。前述の従来の比較回路におけるリ
カバー時間Ｔr2は、定電流源４の電流値および出力端子
の負荷容量等により略々決まり、負荷容量が大きい場合
には、リカバー時間が大きくなるという問題があるが、
これに対して、本実施例においては、出力端子間にスイ
ッチ手段を設けて、強制的に二つの出力電圧Ｖo1、Ｖo2
を同電位に引込むことにより、リカバー時間の大幅な短
縮を図っている（Ｔr1＜Ｔr2）。これにより、図２
（ａ）および（ｂ）に示されるように、従来の比較回路
においては、正相クロック信号φ11および逆相クロック
信号φ12のクロック周波数が高い場合には、フォロー・
モードにおいて、入力電圧を比較することができない状
態のままでラッチ・モードに移行する状態となり、前述
の（１）式および（２）式のような比較回路として正常
な比較結果を出力することができなくなる惧れがある。
しかしながら、本発明の比較回路においては、上述のよ
うにリカバー時間を短縮することにより、従来よりも高
いクロック周波数の正相クロック信号φ11および逆相ク
ロック信号φ12に対しても、正常な比較結果を出力する
ことができる。
・モードになると、正相クロック信号φ11と同期状態に
あるスイッチ制御信号φ2 は、比較回路がフォロー・モ
ードになった直後において高レベルとなり、これにより
スイッチ５が導通して、入力電圧Ｖi1、Ｖi2に対応する
二つの出力電圧Ｖo1、Ｖo2は、強制的にほぼ同電位にな
る（図２（ａ）、（ｃ）、（ｄ）および（ｅ）参照）。
この場合におけるリカバー時間は、図２（ａ）に示され
るようにＴr1となる。前述の従来の比較回路におけるリ
カバー時間Ｔr2は、定電流源４の電流値および出力端子
の負荷容量等により略々決まり、負荷容量が大きい場合
には、リカバー時間が大きくなるという問題があるが、
これに対して、本実施例においては、出力端子間にスイ
ッチ手段を設けて、強制的に二つの出力電圧Ｖo1、Ｖo2
を同電位に引込むことにより、リカバー時間の大幅な短
縮を図っている（Ｔr1＜Ｔr2）。これにより、図２
（ａ）および（ｂ）に示されるように、従来の比較回路
においては、正相クロック信号φ11および逆相クロック
信号φ12のクロック周波数が高い場合には、フォロー・
モードにおいて、入力電圧を比較することができない状
態のままでラッチ・モードに移行する状態となり、前述
の（１）式および（２）式のような比較回路として正常
な比較結果を出力することができなくなる惧れがある。
しかしながら、本発明の比較回路においては、上述のよ
うにリカバー時間を短縮することにより、従来よりも高
いクロック周波数の正相クロック信号φ11および逆相ク
ロック信号φ12に対しても、正常な比較結果を出力する
ことができる。
【００１８】図３（ａ）、（ｂ）、（ｃ）、（ｄ）およ
び（ｅ）は、図２に示される出力波形図とは異なるタイ
ミングで比較回路を動作させた時の、本実施例と前述の
従来の比較回路における出力波形図である。図２と異な
る点は、スイッチ制御信号φ2 が正相クロック信号φ11
と同期し、且つハイレベル、ローレベルの状態が同一と
なる波形である点である。なお、図３（ｂ）の出力波形
は、前述の従来例における出力波形そのものであり、図
２（ｂ）と同一の波形である。図３（ｃ）、（ｄ）およ
び（ｅ）に示されるように、入力電圧Ｖi1、Ｖi2に対応
して、スイッチ制御信号φ2 は、フォロー・モードにお
いては、常時高レベルとなってスイッチ５が導通状態と
なり、また、ラッチ・モードにおいては、常時低レベル
となってスイッチ５は遮断状態となる。また、フォロー
・モードにおいては、スイッチ５が導通するとともに、
入力電圧比較部１を経由して定電流源４に電流が流れる
状態となり、これにより、二つの出力電圧Ｖo1、Ｖo2は
略々同電位になるが、スイッチ５のオン抵抗により若干
の差電圧を生じ、その大小関係は入力電圧Ｖi1、Ｖi2に
対応している。続くラッチ・モードにおいては、スイッ
チ５が遮断するとともに、正帰還ラッチ部２を経由して
定電流源４に電流が流れる状態となり、これにより、若
干の差電圧のある二つの出力電圧Ｖo1、Ｖo2は、正帰還
のかかったＮＰＮトランジスタＱ3 、Ｑ4 により、ＶH
またはＶL の電圧レベルまで増幅される。続いて、比較
回路がフォロー・モードになると、スイッチ５が導通
し、二つの出力電圧Ｖo1、Ｖo2は、強制的に同電位にな
って出力される。この場合におけるリカバー時間Ｔ
r1は、図２（ａ）に示される出力波形と同様に、従来の
比較回路に比較して大幅に短縮することが可能となり、
これにより、従来よりも高いクロック周波数の正相クロ
ック信号φ11および逆相クロック信号φ12に対しても、
正常な比較結果を出力することができる。
び（ｅ）は、図２に示される出力波形図とは異なるタイ
ミングで比較回路を動作させた時の、本実施例と前述の
従来の比較回路における出力波形図である。図２と異な
る点は、スイッチ制御信号φ2 が正相クロック信号φ11
と同期し、且つハイレベル、ローレベルの状態が同一と
なる波形である点である。なお、図３（ｂ）の出力波形
は、前述の従来例における出力波形そのものであり、図
２（ｂ）と同一の波形である。図３（ｃ）、（ｄ）およ
び（ｅ）に示されるように、入力電圧Ｖi1、Ｖi2に対応
して、スイッチ制御信号φ2 は、フォロー・モードにお
いては、常時高レベルとなってスイッチ５が導通状態と
なり、また、ラッチ・モードにおいては、常時低レベル
となってスイッチ５は遮断状態となる。また、フォロー
・モードにおいては、スイッチ５が導通するとともに、
入力電圧比較部１を経由して定電流源４に電流が流れる
状態となり、これにより、二つの出力電圧Ｖo1、Ｖo2は
略々同電位になるが、スイッチ５のオン抵抗により若干
の差電圧を生じ、その大小関係は入力電圧Ｖi1、Ｖi2に
対応している。続くラッチ・モードにおいては、スイッ
チ５が遮断するとともに、正帰還ラッチ部２を経由して
定電流源４に電流が流れる状態となり、これにより、若
干の差電圧のある二つの出力電圧Ｖo1、Ｖo2は、正帰還
のかかったＮＰＮトランジスタＱ3 、Ｑ4 により、ＶH
またはＶL の電圧レベルまで増幅される。続いて、比較
回路がフォロー・モードになると、スイッチ５が導通
し、二つの出力電圧Ｖo1、Ｖo2は、強制的に同電位にな
って出力される。この場合におけるリカバー時間Ｔ
r1は、図２（ａ）に示される出力波形と同様に、従来の
比較回路に比較して大幅に短縮することが可能となり、
これにより、従来よりも高いクロック周波数の正相クロ
ック信号φ11および逆相クロック信号φ12に対しても、
正常な比較結果を出力することができる。
【００１９】図４は図１の実施例に関連した回路図であ
る。図４に示されるように、本回路は、ドレインが、そ
れぞれ抵抗Ｒ1 、Ｒ2 を介して電源端子Ｖccに接続さ
れ、ゲートにそれぞれアナログ入力電圧Ｖi1、Ｖi2が入
力されて、ソースが共通接続されるＮＭＯＳトランジス
タＭ1 、Ｍ2 および前記抵抗Ｒ1 、Ｒ2 を含む入力電圧
比較部１と、ドレインがそれぞれＮＭＯＳトランジスタ
Ｍ2 、Ｍ1 のドレインに接続され、ゲートがそれぞれＮ
ＭＯＳトランジスタＭ1 、Ｍ2 のドレインに接続され
て、ソースが共通接続されるＮＭＯＳトランジスタ
Ｍ3 、Ｍ4 を含む正帰還ラッチ部２と、ドレインがそれ
ぞれＮＭＯＳトランジスタＭ1 、Ｍ2 の共通ソースおよ
びＮＭＯＳトランジスタＭ3 、Ｍ4 の共通ソースに接続
され、ゲートにそれぞれ正相クロック信号φ11および逆
相クロック信号φ12が入力されて、ソースが共通接続さ
れるＮＭＯＳトランジスタＭ5 、Ｍ6 を含む電流スイッ
チ３と、一端がＮＭＯＳトランジスタＭ5 、Ｍ6 の共通
ソースに接続され、他端が接地点に接続される定電流源
４と、ＮＭＯＳトランジスタＭ1 、Ｍ2 のコレクタ間に
接続されるスイッチ５とを備えて構成される。なお、こ
の回路の動作は、第１の実施例の場合と同様であるが、
差動増幅部、ラッチ部をＭＯＳトランジスタ（ＦＥＴ）
で構成しているので、高精度動作が期待できない。
る。図４に示されるように、本回路は、ドレインが、そ
れぞれ抵抗Ｒ1 、Ｒ2 を介して電源端子Ｖccに接続さ
れ、ゲートにそれぞれアナログ入力電圧Ｖi1、Ｖi2が入
力されて、ソースが共通接続されるＮＭＯＳトランジス
タＭ1 、Ｍ2 および前記抵抗Ｒ1 、Ｒ2 を含む入力電圧
比較部１と、ドレインがそれぞれＮＭＯＳトランジスタ
Ｍ2 、Ｍ1 のドレインに接続され、ゲートがそれぞれＮ
ＭＯＳトランジスタＭ1 、Ｍ2 のドレインに接続され
て、ソースが共通接続されるＮＭＯＳトランジスタ
Ｍ3 、Ｍ4 を含む正帰還ラッチ部２と、ドレインがそれ
ぞれＮＭＯＳトランジスタＭ1 、Ｍ2 の共通ソースおよ
びＮＭＯＳトランジスタＭ3 、Ｍ4 の共通ソースに接続
され、ゲートにそれぞれ正相クロック信号φ11および逆
相クロック信号φ12が入力されて、ソースが共通接続さ
れるＮＭＯＳトランジスタＭ5 、Ｍ6 を含む電流スイッ
チ３と、一端がＮＭＯＳトランジスタＭ5 、Ｍ6 の共通
ソースに接続され、他端が接地点に接続される定電流源
４と、ＮＭＯＳトランジスタＭ1 、Ｍ2 のコレクタ間に
接続されるスイッチ５とを備えて構成される。なお、こ
の回路の動作は、第１の実施例の場合と同様であるが、
差動増幅部、ラッチ部をＭＯＳトランジスタ（ＦＥＴ）
で構成しているので、高精度動作が期待できない。
【００２０】また、図５、図６および図７は、それぞれ
本発明の第２、第３および第４の実施例を示す回路図で
ある。図５に示される第２の実施例においては、図１に
おけるスイッチ５が、ゲートにスイッチ制御信号φ21、
φ22がそれぞれ印加され、ドレインがＮＰＮトランジス
タＱ1 のコレクタに接続されて、ソースがＮＰＮトラン
ジスタＱ2 のコレクタに接続されるＮＭＯＳトランジス
タおよびＰＭＯＳトランジスタにより形成されるトラン
スファ・ゲートＴＧにより構成されている。なお、この
場合におけるスイッチ制御信号φ22は、スイッチ制御信
号φ21の反転信号である。図６に示される第３の実施例
においては、図１におけるスイッチ５が、ゲートにスイ
ッチ制御信号φ21が印加され、ドレインがＮＰＮトラン
ジスタＱ1 のコレクタに接続されて、ソースがＮＰＮト
ランジスタＱ2 のコレクタに接続されるＮＭＯＳトラン
ジスタＭＮ1 により構成されている。また、図７に示さ
れる第４の実施例においては、図１におけるスイッチ５
が、ゲートにスイッチ制御信号φ22が印加され、ドレイ
ンがＮＰＮトランジスタＱ1 のコレクタに接続されて、
ソースがＮＰＮトランジスタＱ2 のコレクタに接続され
るＰＭＯＳトランジスタＭＰ1 により構成されている。
なお、これらの第２、第３および第４の実施例の動作
は、第１の実施例の動作と同様であるので、その説明は
省略する。
本発明の第２、第３および第４の実施例を示す回路図で
ある。図５に示される第２の実施例においては、図１に
おけるスイッチ５が、ゲートにスイッチ制御信号φ21、
φ22がそれぞれ印加され、ドレインがＮＰＮトランジス
タＱ1 のコレクタに接続されて、ソースがＮＰＮトラン
ジスタＱ2 のコレクタに接続されるＮＭＯＳトランジス
タおよびＰＭＯＳトランジスタにより形成されるトラン
スファ・ゲートＴＧにより構成されている。なお、この
場合におけるスイッチ制御信号φ22は、スイッチ制御信
号φ21の反転信号である。図６に示される第３の実施例
においては、図１におけるスイッチ５が、ゲートにスイ
ッチ制御信号φ21が印加され、ドレインがＮＰＮトラン
ジスタＱ1 のコレクタに接続されて、ソースがＮＰＮト
ランジスタＱ2 のコレクタに接続されるＮＭＯＳトラン
ジスタＭＮ1 により構成されている。また、図７に示さ
れる第４の実施例においては、図１におけるスイッチ５
が、ゲートにスイッチ制御信号φ22が印加され、ドレイ
ンがＮＰＮトランジスタＱ1 のコレクタに接続されて、
ソースがＮＰＮトランジスタＱ2 のコレクタに接続され
るＰＭＯＳトランジスタＭＰ1 により構成されている。
なお、これらの第２、第３および第４の実施例の動作
は、第１の実施例の動作と同様であるので、その説明は
省略する。
【００２１】
【発明の効果】以上説明したように、本発明は、二つの
出力端子間にスイッチ手段を設け、高速クロック周波数
のクロック信号入力に対しても常時正常な比較結果を出
力することがてきるという効果がある。
出力端子間にスイッチ手段を設け、高速クロック周波数
のクロック信号入力に対しても常時正常な比較結果を出
力することがてきるという効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】前記実施例と従来例における出力波形図であ
る。
る。
【図３】前記実施例と従来例における出力波形図であ
る。
る。
【図４】図１の実施例と関連した回路を示す回路図であ
る。
る。
【図５】本発明の第２の実施例を示す回路図である。
【図６】本発明の第３の実施例を示す回路図である。
【図７】本発明の第４の実施例を示す回路図である。
【図８】従来例を示す回路図である。
１ 入力電圧比較部 ２ 正帰還ラッチ部 ３ 電流スイッチ ４ 定電流源 ５ スイッチ Ｒ1 、Ｒ2 抵抗 Ｑ1 、Ｑ2 、Ｑ3 、Ｑ4 、Ｑ5 、Ｑ6 ＮＰＮトラン
ジスタ Ｍ1 、Ｍ2 、Ｍ3 、Ｍ4 、Ｍ5 、Ｍ6 、ＭＮ1 ＮＭ
ＯＳトランジスタ ＴＧ トランスファ・ゲート ＭＰ1 ＰＭＯＳトランジスタ
ジスタ Ｍ1 、Ｍ2 、Ｍ3 、Ｍ4 、Ｍ5 、Ｍ6 、ＭＮ1 ＮＭ
ＯＳトランジスタ ＴＧ トランスファ・ゲート ＭＰ1 ＰＭＯＳトランジスタ
Claims (4)
- 【請求項１】 コレクタがそれぞれ第１、第２の抵抗を
介して第１の電源に接続されるとともに、それぞれ第
２、第１の出力端子に接続され、ベースがそれぞれ第
１、第２のアナログ入力端子に接続され、エミッタが共
通接続される第１、第２のＮＰＮトランジスタと、 コレクタがそれぞれ前記第２、第１の抵抗を介して前記
第１の電源に接続されるとともに、それぞれ前記第１、
第２の出力端子に接続され、ベースがそれぞれ前記第
１、第２のＮＰＮトランジスタの各コレクタに接続さ
れ、エミッタが共通接続される第３、第４のＮＰＮトラ
ンジスタと、 前記第１、第２のＮＰＮトランジスタの各コレクタの間
に挿入接続され、所定のスイッチ制御信号により、前記
第１、第２のＮＰＮトランジスタのコレクタ間の導通／
遮断を制御するスイッチ手段と、 コレクタが、それぞれ前記第１、第２のＮＰＮトランジ
スタの共通接続されたエミッタ、および前記第３、第４
のＮＰＮトランジスタの共通接続されたエミッタに接続
され、ベースが、それぞれ第１、第２のクロック信号端
子に接続され、エミッタが共通接続される第５、第６の
ＮＰＮトランジスタと、 前記第５、第６のＮＰＮトランジスタの共通接続された
エミッタと第２の電源との間に接続される定電流源とを
備えることを特徴とする比較回路。 - 【請求項２】 前記スイッチ手段が、ゲートがそれぞれ
第３、第４のクロック信号端子に接続され、ドレインが
前記第２の出力端子に共通接続されて、ソースが前記第
１の出力端子に共通接続されるＰＭＯＳトランジスタお
よびＮＭＯＳトランジスタを含むトランスファ・ゲート
により形成される請求項１記載の比較回路。 - 【請求項３】 前記スイッチ手段が、ゲートが第３のク
ロック信号端子に接続され、ドレインが前記第２の出力
端子に接続されて、ソースが前記第１の出力端子に接続
されるＰＭＯＳトランジスタにより形成される請求項１
記載の比較回路。 - 【請求項４】 前記スイッチ手段が、ゲートが第３のク
ロック信号端子に接続され、ドレインが前記第２の出力
端子に接続されて、ソースが前記第１の出力端子に接続
されるＮＭＯＳトランジスタにより形成される請求項１
記載の比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6208467A JP2959408B2 (ja) | 1994-09-01 | 1994-09-01 | 比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6208467A JP2959408B2 (ja) | 1994-09-01 | 1994-09-01 | 比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0879026A JPH0879026A (ja) | 1996-03-22 |
| JP2959408B2 true JP2959408B2 (ja) | 1999-10-06 |
Family
ID=16556669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6208467A Expired - Lifetime JP2959408B2 (ja) | 1994-09-01 | 1994-09-01 | 比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2959408B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6070797A (en) * | 1998-01-13 | 2000-06-06 | Info Telecom | Positioning device for a smart card reader |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59148425A (ja) * | 1983-02-15 | 1984-08-25 | Sony Corp | レベル比較器 |
| JPH05175803A (ja) * | 1991-12-25 | 1993-07-13 | Hitachi Ltd | 電圧比較回路、及びアナログ・ディジタル変換器 |
-
1994
- 1994-09-01 JP JP6208467A patent/JP2959408B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0879026A (ja) | 1996-03-22 |
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