JPH04129320A - 再生比較器及び差動増幅器 - Google Patents
再生比較器及び差動増幅器Info
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- JPH04129320A JPH04129320A JP2413809A JP41380990A JPH04129320A JP H04129320 A JPH04129320 A JP H04129320A JP 2413809 A JP2413809 A JP 2413809A JP 41380990 A JP41380990 A JP 41380990A JP H04129320 A JPH04129320 A JP H04129320A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356034—Bistable circuits using additional transistors in the input circuit the input circuit having a differential configuration
-
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- H03K3/356043—Bistable circuits using additional transistors in the input circuit the input circuit having a differential configuration with synchronous operation
Landscapes
- Manipulation Of Pulses (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
［０００１］
本発明は、電気信号用比較器及び増幅器、特に、ＭＥＳ
ＦＥＴ電荷蓄積の影響を最少にした低ヒステリシス再生
比較器及び差動増幅器に関する。 ［０００２］
ＦＥＴ電荷蓄積の影響を最少にした低ヒステリシス再生
比較器及び差動増幅器に関する。 ［０００２］
材料固有の特性により、ガリウム砒素（Ｇ ａ Ａ ｓ
）金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）
素子は、電荷蓄積効果を示す。この電荷蓄積効果は、Ｍ
ＥＳＦＥＴを増幅素子及び／又はスイッチング素子とし
て用いる回路において、時間及びレベルに追従したヒス
テリシスを示す。自動ゼロ技術及びカスコード技術など
の種々の技術を用いて、これら電荷蓄積効果を除去する
か最少にしている。自動ゼロ技術は非常に効果的である
が、その欠点として、２のＮ乗個の比較器を用いたフラ
ッシュ（並列比較）型アナログ・デジタル変換（Ａ／Ｄ
）器を利用できない回路を必要とする。 ［０００３］ 図６は、シリコン・バイポーラ技術で実現した従来の基
本的な再生比較器１０を示し、図７は、ＧａＡｓ Ｍ
ＥＳＦＥＴで実現した類似回路２０を示す。これら回路
１０及び２０は、入力端子ＶＩＮ十及びＶＩＮ−と出力
端子Ｖ ＯＵＴ及びＮＶＯＵＴを具えている。これら回
路１０及び２０を利用する際、端子ＶＩＮ＋に基準電圧
を供給し、端子ＶＩＮ−にこの基準電圧と比較する電圧
を供給する。再生期間中にこれら回路１０及び２０を使
用において、端子ＶＩＮ＋の電圧がＶＩＮ−の電圧より
も高ければ、出力端子Ｖ ＯＵＴは高状態で、出力端子
ＮＶＯＵＴは低状態である。 よって、端子ＶＩＮ＋の電圧がＶＩＮ−の電圧よりも低
ければ、端子Ｖ ＯＵＴが低状態で、ＮＶＯＵＴが高状
態である。 ［０００４］ 回路１０及び２０は、外側差動増幅器対（Ｑｌ、Ｑ２）
と、差動内側ラッチ又は再生対（Ｑ３、Ｑ４）と、クロ
ック信号ＣＬＫ及びその反転クロック信号ＮＣＬＫで駆
動される第３差動増幅器対（Ｑ５、Ｑ６）とを含んでい
る。これら信号ＣＬＫ及びＮＣＬＫは、外部から供給さ
れたストローブ・クロックから得る。 ［０００５］ 第３差動対（Ｑ５、Ｑ６）により、電流源Ｑ７からの電
流経路が得られる。クロック信号ＣＬＫが高状態でクロ
ック信号ＮＣＬＫが低状態のときは、この電流が外側差
動増幅器対（Ｑｌ、Ｑ２）のエミッタを介して流れ、ま
た、クロック信号ＣＬＫが低状態でＮＣＬＫが高状態の
ときは、この電流が内側再生対（Ｑ３、Ｑ４）を介して
流れる。 ［０００６］ クロック信号ＣＬＫが高状態のとき、外側差動対（Ｑ
１、Ｑ２）が増幅器として働き、入力端子ＶＩＮ十及び
ＶＩＮ−間の電圧差が、相補出力端子Ｖ ＯＵＴ及びＮ
ＶＯＵＴに電圧オフセットを発生させ、コレクタ・ノー
ド又はドレイン・ノードに接続された寄生容量ＣＰ及び
ＮＣＲを充電する。クロック信号ＣＬＫが低状態に切り
替わると、電流は内側再生対（Ｑ３、Ｑ４）に流れて、
再生サイクルが開始する。 ［０００７］ 寄生容量ＣＰ及びＮＣＰに蓄積されたオフセットは、内
側再生対（Ｑ３、Ｑ４）の出力電圧をバランスさせ、内
側再生対（Ｑ３、Ｑ４）の交差結合特性によりこのオフ
セットが指数的に上昇する。出力端子Ｖ ＯＵＴ及びＮ
ＶＯＵＴ間の出力電圧差の最終的な大きさは、Ｑ７のコ
レクタ又はドレインを介して流れるテール電流■７によ
り設定する。クロック信号が再び高状態に切り替わると
、内側再生対（Ｑ３、Ｑ４）がディスエーブルされ、外
側差動対（Ｑ １、Ｑ２）が再びアクティブになり、回
路１０は、その元の状態に回復する。なお、端子Ｖ Ｏ
ＵＴ及びＮＶＯＵＴの値は、端子ＶＩＮ十及びＶＩＮ−
の値に直接的に影響される。トランジスタ０８〜Ｑ１１
及びダイオードＤ８ ａ−Ｄ８ ｉ、 Ｄ９ ａ−、−
Ｄ９ ｉにより、レベル・シフトを行い、出力の駆動を
可能にする。 ［０００８］ 図８のａ、ｂ及びＣは、図６及び図７の回路１０及び２
０の典型的な波形を示す。図８ａは、端子ＶＩＮ−の電
圧（点線）が一定に保持されている際に変化する端子Ｖ
ＩＮ＋の電圧を示す。図８ｂは、増幅期間中は高状態で
、再生期間中に低状態で、増幅期間中に再び高状態に変
化するクロック信号ＣＬＫを示す。図８０において、ク
ロック信号ＣＬＫが高状態のときに、入力端子ＶＩＮ十
及びＶＩＮ−の相対値により、出力端子Ｖ ＯＵＴ及び
ＮＶＯＵＴの値の差が決まる。なお、端子Ｖ ＩＮ−の
値は、説明を簡単にするため、一定値として示す。信号
ＣＬＫが低状態で、信号ＮＣＬＫが高状態のときは、総
べての電流が内側トランジスタ０３又はＱ４の一方を流
れていると、出力値の差は、最大値に達するまで変化す
る。信号ＣＬＫが再び高状態に変化すると、このＣＬＫ
が状態が変化した後、端子ＶＩＮ十及びＶＩＮ−の値で
決まる新たな値に出力レベルが急速に変化する。 ［０００９］ シリコン・トランジスタは、異常な電荷蓄積効果に影響
されず、接合部及び寄生容量に蓄積された電荷によるい
かなるヒステリシスも、高周波数において明らかになる
。一方、ＧａＡｓ ）ランジスタは、非常に長い時定数
（マイクロ秒からミリ秒）である電荷蓄積効果を示す水
晶において、欠点がある。 ［００１０］
）金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）
素子は、電荷蓄積効果を示す。この電荷蓄積効果は、Ｍ
ＥＳＦＥＴを増幅素子及び／又はスイッチング素子とし
て用いる回路において、時間及びレベルに追従したヒス
テリシスを示す。自動ゼロ技術及びカスコード技術など
の種々の技術を用いて、これら電荷蓄積効果を除去する
か最少にしている。自動ゼロ技術は非常に効果的である
が、その欠点として、２のＮ乗個の比較器を用いたフラ
ッシュ（並列比較）型アナログ・デジタル変換（Ａ／Ｄ
）器を利用できない回路を必要とする。 ［０００３］ 図６は、シリコン・バイポーラ技術で実現した従来の基
本的な再生比較器１０を示し、図７は、ＧａＡｓ Ｍ
ＥＳＦＥＴで実現した類似回路２０を示す。これら回路
１０及び２０は、入力端子ＶＩＮ十及びＶＩＮ−と出力
端子Ｖ ＯＵＴ及びＮＶＯＵＴを具えている。これら回
路１０及び２０を利用する際、端子ＶＩＮ＋に基準電圧
を供給し、端子ＶＩＮ−にこの基準電圧と比較する電圧
を供給する。再生期間中にこれら回路１０及び２０を使
用において、端子ＶＩＮ＋の電圧がＶＩＮ−の電圧より
も高ければ、出力端子Ｖ ＯＵＴは高状態で、出力端子
ＮＶＯＵＴは低状態である。 よって、端子ＶＩＮ＋の電圧がＶＩＮ−の電圧よりも低
ければ、端子Ｖ ＯＵＴが低状態で、ＮＶＯＵＴが高状
態である。 ［０００４］ 回路１０及び２０は、外側差動増幅器対（Ｑｌ、Ｑ２）
と、差動内側ラッチ又は再生対（Ｑ３、Ｑ４）と、クロ
ック信号ＣＬＫ及びその反転クロック信号ＮＣＬＫで駆
動される第３差動増幅器対（Ｑ５、Ｑ６）とを含んでい
る。これら信号ＣＬＫ及びＮＣＬＫは、外部から供給さ
れたストローブ・クロックから得る。 ［０００５］ 第３差動対（Ｑ５、Ｑ６）により、電流源Ｑ７からの電
流経路が得られる。クロック信号ＣＬＫが高状態でクロ
ック信号ＮＣＬＫが低状態のときは、この電流が外側差
動増幅器対（Ｑｌ、Ｑ２）のエミッタを介して流れ、ま
た、クロック信号ＣＬＫが低状態でＮＣＬＫが高状態の
ときは、この電流が内側再生対（Ｑ３、Ｑ４）を介して
流れる。 ［０００６］ クロック信号ＣＬＫが高状態のとき、外側差動対（Ｑ
１、Ｑ２）が増幅器として働き、入力端子ＶＩＮ十及び
ＶＩＮ−間の電圧差が、相補出力端子Ｖ ＯＵＴ及びＮ
ＶＯＵＴに電圧オフセットを発生させ、コレクタ・ノー
ド又はドレイン・ノードに接続された寄生容量ＣＰ及び
ＮＣＲを充電する。クロック信号ＣＬＫが低状態に切り
替わると、電流は内側再生対（Ｑ３、Ｑ４）に流れて、
再生サイクルが開始する。 ［０００７］ 寄生容量ＣＰ及びＮＣＰに蓄積されたオフセットは、内
側再生対（Ｑ３、Ｑ４）の出力電圧をバランスさせ、内
側再生対（Ｑ３、Ｑ４）の交差結合特性によりこのオフ
セットが指数的に上昇する。出力端子Ｖ ＯＵＴ及びＮ
ＶＯＵＴ間の出力電圧差の最終的な大きさは、Ｑ７のコ
レクタ又はドレインを介して流れるテール電流■７によ
り設定する。クロック信号が再び高状態に切り替わると
、内側再生対（Ｑ３、Ｑ４）がディスエーブルされ、外
側差動対（Ｑ １、Ｑ２）が再びアクティブになり、回
路１０は、その元の状態に回復する。なお、端子Ｖ Ｏ
ＵＴ及びＮＶＯＵＴの値は、端子ＶＩＮ十及びＶＩＮ−
の値に直接的に影響される。トランジスタ０８〜Ｑ１１
及びダイオードＤ８ ａ−Ｄ８ ｉ、 Ｄ９ ａ−、−
Ｄ９ ｉにより、レベル・シフトを行い、出力の駆動を
可能にする。 ［０００８］ 図８のａ、ｂ及びＣは、図６及び図７の回路１０及び２
０の典型的な波形を示す。図８ａは、端子ＶＩＮ−の電
圧（点線）が一定に保持されている際に変化する端子Ｖ
ＩＮ＋の電圧を示す。図８ｂは、増幅期間中は高状態で
、再生期間中に低状態で、増幅期間中に再び高状態に変
化するクロック信号ＣＬＫを示す。図８０において、ク
ロック信号ＣＬＫが高状態のときに、入力端子ＶＩＮ十
及びＶＩＮ−の相対値により、出力端子Ｖ ＯＵＴ及び
ＮＶＯＵＴの値の差が決まる。なお、端子Ｖ ＩＮ−の
値は、説明を簡単にするため、一定値として示す。信号
ＣＬＫが低状態で、信号ＮＣＬＫが高状態のときは、総
べての電流が内側トランジスタ０３又はＱ４の一方を流
れていると、出力値の差は、最大値に達するまで変化す
る。信号ＣＬＫが再び高状態に変化すると、このＣＬＫ
が状態が変化した後、端子ＶＩＮ十及びＶＩＮ−の値で
決まる新たな値に出力レベルが急速に変化する。 ［０００９］ シリコン・トランジスタは、異常な電荷蓄積効果に影響
されず、接合部及び寄生容量に蓄積された電荷によるい
かなるヒステリシスも、高周波数において明らかになる
。一方、ＧａＡｓ ）ランジスタは、非常に長い時定数
（マイクロ秒からミリ秒）である電荷蓄積効果を示す水
晶において、欠点がある。 ［００１０］
これら電荷蓄積効果は、低周波での電界効果トランジス
タ（ＦＥＴ）における周波数依存ドレイン・コンダクタ
ンス及びトランスコンダクタンス、増幅器及び比較器に
おける長い時定数ヒステリシス、 ロジック・ゲートに
おける同様な影響となる。ヒステリシスの存在により、
回路が小さな信号に適切に応答する可能性が減るので、
比較器及び増幅器で達成できる分解能が制限される。 ［００１１］ よって、比較器及び増幅器において、ＭＥＳＦＥＴ電荷
蓄積の影響を最少にし、分解能及び動作速度を早くする
技術が必要である。また、非常に多くの比較器を用いる
Ａ／Ｄ変換器に好適な低ヒステリシスで高速の再生比較
器が必要とされている。 ［００１２］ したがって、本発明の目的は、ＭＥＳＦＥＴ電荷蓄積の
影響を最少とした再生比較器及び差動増幅器の提供にあ
る。 ［００１３］ 本発明の他の目的は、比較器及び増幅器での分解能及び
動作速度を改善した技術の提供にある。 ［００１４］
タ（ＦＥＴ）における周波数依存ドレイン・コンダクタ
ンス及びトランスコンダクタンス、増幅器及び比較器に
おける長い時定数ヒステリシス、 ロジック・ゲートに
おける同様な影響となる。ヒステリシスの存在により、
回路が小さな信号に適切に応答する可能性が減るので、
比較器及び増幅器で達成できる分解能が制限される。 ［００１１］ よって、比較器及び増幅器において、ＭＥＳＦＥＴ電荷
蓄積の影響を最少にし、分解能及び動作速度を早くする
技術が必要である。また、非常に多くの比較器を用いる
Ａ／Ｄ変換器に好適な低ヒステリシスで高速の再生比較
器が必要とされている。 ［００１２］ したがって、本発明の目的は、ＭＥＳＦＥＴ電荷蓄積の
影響を最少とした再生比較器及び差動増幅器の提供にあ
る。 ［００１３］ 本発明の他の目的は、比較器及び増幅器での分解能及び
動作速度を改善した技術の提供にある。 ［００１４］
【課題を解決するための手段及び作用】本発明において
は、差動増幅トランジスタ対及び差動再生トランジスタ
対を有する再生比較器は、以下の３つの技術の１つ以上
を用いて、トランジスタの電荷蓄積量を減らすことによ
り、ヒステリシスを減らしている。第１に、デプレッシ
ョン・モード及びエンハンスメント・モード素子を有す
るブートストラップ・カスコード構成に、トランジスタ
を配置している。第２に、差動増幅器対ソース結合によ
り、増幅器対及び再生対のエンハンスメント素子のエミ
ッタ又はソースに接続された分岐路に電流が流れるかに
関係なく、差動増幅器対及び差動再生対のトランジスタ
に電流が流れる。第３に、比較器は、外側差動増幅器対
及び内側差動再生対により比較されるゲート入力電圧間
の差の大きさに関係なく、増幅器対及び再生対に電流が
流れるようにするキープアライブ電流源を具えている。 ［００１５］
は、差動増幅トランジスタ対及び差動再生トランジスタ
対を有する再生比較器は、以下の３つの技術の１つ以上
を用いて、トランジスタの電荷蓄積量を減らすことによ
り、ヒステリシスを減らしている。第１に、デプレッシ
ョン・モード及びエンハンスメント・モード素子を有す
るブートストラップ・カスコード構成に、トランジスタ
を配置している。第２に、差動増幅器対ソース結合によ
り、増幅器対及び再生対のエンハンスメント素子のエミ
ッタ又はソースに接続された分岐路に電流が流れるかに
関係なく、差動増幅器対及び差動再生対のトランジスタ
に電流が流れる。第３に、比較器は、外側差動増幅器対
及び内側差動再生対により比較されるゲート入力電圧間
の差の大きさに関係なく、増幅器対及び再生対に電流が
流れるようにするキープアライブ電流源を具えている。 ［００１５］
本発明の前提は、増幅及び再生の差動比較器状態、又は
これら状態間でのスイッチング期間中、ＦＥＴバイアス
状態の変動が少なければ、ヒステリシスも小さいという
ことである。本発明においては、比較器の設計に種々の
技術を用いている。 ［００１６］ これら各々の技術は、外側（増幅器）又は内側（ラッチ
）差動対トランジスタのドレイン・ソース電圧及びゲー
ト・ソース電圧の変動を減らし、ドレイン・ソース電流
を減らす。特に断らない限り、本明細書において、用語
「トランジスタを流れる電流」とは、ドレインからソー
ス、又はコレクタからエミッタに流れる電流である。３
つの主要回路技術の１つ以上を用いて、最小限にする。 図１の回路４０に示す第１技術は、増幅器及び再生ＦＥ
Ｔの両方のブートストラップ・カスコード接続である。 この図１において、ブートストラップ・カスコードトラ
ンジスタ対は、エンハンスメント素子ＱＩＥ、 Ｑ２Ｅ
、 Ｑ３Ｅ及びＱ４Ｅと、関連したブートストラップ・
カスコード・デプレション素子ＱＩＤ、 Ｑ２Ｄ、 Ｑ
３Ｄ及びＱ４Ｄを含んでいる。エンハンスメント及びデ
プレション型トランジスタ素子は、Ｅ（エンハンスメン
ト）及びＤ（デプレション）を含む参照符号で示す。エ
ンハンスメント及びデプレション素子を総称するときは
、夫々ｒＱＤｊ及びｒＱＥ、Ｊと呼ぶ。また、本明細書
では、ブートストラップとは、ＱＥのドレイン・ソース
電圧を維持するように、ＱＥのドレイン及びソースにお
ける電圧がＱＤ及びＱＥの共通ゲートの電圧に追従する
回路技術である。 ［００１７］ エンハンスメント及びデプレション素子の例には、接合
電界効果トランジスタ（ＪＦＥＴ）、酸化金属半導体電
界効果トランジスタ（ＭＯＳＦＥＴ）及びＭＥＳＦＥＴ
がある。この技術では、エンハンスメントＦＥＴ素子の
代わりにバイポーラ接合トランジスタ（ＢＪＴ）を用い
て、デプレション・モードＪＦＥＴ、ＭＯ３ＦＥＴ又は
ＭＥＳＦＥＴ素子と組み合わせても良い。 ［００１８］ ブートストラップ・カスコード技術をトランジスタＱＩ
Ｄ、 Ｑ２Ｄ、 Ｑ３Ｄ及びＱ４Ｄにより示す。これら
トランジスタは、デプレション素子であり、本発明の実
施例では、そのＶＰＤ（ＦＥＴピンチ・オフ電圧）は、
約−〇、５Ｖである。また、このブートストラップ・カ
スコード技術は、ＱＩＥ、 Ｑ２Ｅ、 Ｑ３Ｅ及び０４
Ｅも含んでおり、これらトランジスタは、この実施例で
は、エンハンスメント素子であり、そのＶＰＥは約＋〇
、３Ｖに等しい。デプレション・モード・カスコードの
適切な利用により、ＱＥの上述の値ＶＤＳを確立するた
めに、付加的なレベル・シフト回路や、カスコード・ゲ
ート・バイアス回路が必要なくなる。 ［００１９］ ＱＤ及びＱＥの寸法値は、適切な動作が達成できるよう
に選択する。ＦＥＴ）ランジスタの場合、この寸法値は
ゲート幅である。ＢＪＴ）ランジスタの場合、この寸法
値はエミッタの大きさである。デプレション・モード・
カスコードＱＤのゲート幅、及びエンハンスメント・モ
ード・トランジスタＱＥのゲート幅又はエミッタの大き
さを適切に選択することにより、総べての動作条件にお
いて、ＱＥのドレイン・ソース電圧ＶＤＳをほぼ一定の
適切な値となる。 ［００２０］ ＱＤ及びＱＥの夫々のゲート幅を選択する方法を以下に
説明する。まず、ＱＥのバイアス点を選択して、静止状
態で所望電圧利得ＡＶを得る。このバイアス点にて、Ｑ
Ｅはドレイン電流源特性内のニー（ＫＮＥＥ）以上で動
作し、ＶＰＥが約＋０３Ｖ（７）とき、ＶＤＳは約０．
７ｖであるし、ｖＳＧは約０．６Ｖである。ＱＥのドレ
イン・ソースバイアスを、電荷蓄積を補強する値未満、
即ち、典型的なＭＥＳＦＥＴに対しては約１．５Ｖ未満
に維持するのが好ましい点に留意されたい。 ［００２１］ ＱＥのバイアスを選択した後、ＱＥに対してＶＤＳを所
望値にするように、ＱＤのゲート幅を選択する。ＱＥに
対するＶＤＳの所望値を得るために、ＱＤ用のゲート・
ソース電圧ＶＧＳをゼロ未満に選択するので、ソース電
圧がゲート電圧よりも高くなる。よって、ＱＥのドレイ
ン電圧は、ＱＥのゲート電圧よりも高い。ＱＤ及びＱＥ
Ｏ幅を適当な組み合わせに選択することにより、ＱＤは
Ｖ ＯＵＴ及びＮＶＯＵＴの変化を減らすので、ＱＥの
ＶＤＳをＶ ＯＵＴの変化から分離する。よって、ブー
トストラップ・カスコード技術は、ＱＥの動作点での変
化を最少にすることにより、電荷蓄積量及びその結果の
ヒステリシスを減らす。 ［００２２］ ＱＩＤ、ＱＩＥ、Ｑ２Ｄ及ヒＱ２Ｅノケート端子ヲ端子
ｖＩＮ＋及ヒｖＩＮ−ニ夫々接続スる。Ｑ３Ｄ及びＱ４
Ｄのドレイン端子を端子Ｖ ＯＵＴ及びＮＶＯＵＴに夫
々接続する。図６及び図７に示すＱ８、Ｄ８ａ−Ｄ８
ｉ、Ｑ９、Ｄ９ａ−Ｄ９ｉ及びＱｌｌを含むレベル・シ
フト・サブ回路を、図１．２及び３では説明を簡単にす
るため省略する。Ｑ３のゲート及びノードＡ間の点線及
びＱ４のゲート及びノード３間の点線は、レベル・シフ
ト・サブ回路を示す。図６及び図７の回路を参照して上
述した如く、クロック信号ＣＬＫが高及び低となるとき
に、図１、図２、図３及び図４の回路は、増幅モード及
び再生モードで夫々動作する。 ［００２３］ 図１に示したブートストラップ・カスコード技術は、図
２〜図５に関連して後述する回路内に実現する。なお、
図６、図７及び図１〜図５にノードＡ及びＢを示して、
これら図の回路の関係を表す。 ［００２４］ 図２の回路５０内に示す技術により、ＦＥＴが完全にオ
フしたとき、電荷蓄積が大量に生じると共に、その結果
のヒステリシスが生じる。よって、トランジスタＱＩＤ
、 ＱＩＥ、 Ｑ２Ｄ、 Ｑ２Ｅ、 Ｑ３Ｄ、 Ｑ３Ｅ
、 Ｑ４Ｄ、 Ｑ４Ｅを完全にオフとしなければ電荷蓄
積量及びヒステリシスを減らせる。よって、図２の回路
５０は、トランジスタを完全にオフすることなく、差動
対（Ｑ １及びＱ２、又はＱ３及びＱ４）をオン及びオ
フにする技術を示す。 ［００２５］ 本明細書においては、差動対のエンハンスメント・トラ
ンジスタのエミッタ又はソースに接続された分岐路５２
又は５４に電流が流れるとき、差動対（Ｑｌ及びＱ２、
又はＱ３及びＱ４）がオンになる。Ｑ５Ｂ又はＱ６Ｂが
オフのため、電流が分岐路５２又は５４に流れないとき
、差動対がオフになる。図２に示す技術ではエンハンス
メント・トランジスタ対のエミッタ又はソースに接続さ
れた分岐路５２又は５４に電流が流れるか否かに関わり
なく、差動増幅器対（Ｑ １、Ｑ２）及び差動再生対（
Ｑ３、Ｑ４）のトランジスタに電流が流れる。 ［００２６］ これは、図２で、ＱＩＥ及びＱ２Ｈのソース間に第１対
のダイオードＤ１及びＤ２を直列に配置し、０３Ｅ及び
０４Ｅのソース間に第２対のダイオードＤ３及びＤ４を
直列に配置することにより達成できる。図２のクロック
差動対は、６個のＦＥＴＱ５Ａ、 Ｑ５Ｂ、 Ｑ１０．
Ｑ６Ａ、 Ｑ６Ｂ及び０６Ｃにより構成される。Ｑ５
Ａ−０５Ｃをクロック信号ＣＬＫで駆動し、Ｑ６Ａ−Ｑ
１０をＮＣＬＫで駆動する。ダイオードＤ１及びＤ２の
共通接続点をＱ５Ｂに接続し、ダイオードＤ３及びＤ４
の共通接続点を０６Ｂに接続する。クロック・スイッチ
ング技術の別の実施例を図５に示す。図５の回路は、Ｃ
ＬＫ及びＮＣＬＫにより制御される差動対としてのトラ
ンジスタＱ５Ｄ及びＱ６Ｄと、Ｑ５Ｄ及びＱ６Ｄが発生
する電流を適切に配分する２組の重み付はカスコード回
路網Ｑ５Ａ〜Ｑ５Ｃ及びＱ６Ａ−Ｑ６Ｄを具えている。 ［００２７］ ＣＬＫが高状態のとき、電流は、ＱＩＥ及びＱ２Ｅのソ
ースからダイオードＤ１及びＤ２、Ｑ５Ｂを介して流れ
る。ダイオードＤＩ及びＤ２は、ＱＩＥ及びＱ２Ｅに接
続された小さな値の抵抗器として作用する。ＱＩＥ及び
０２Ｅのソースからの電流はＱ１０及びＱ６Ａを介して
流れない。これは、ＮＣＬＫが低状態で、これらトラン
ジスタがオフのためである。これらの条件下で、ＱＩＤ
、 ＱＩＥ、 Ｑ２Ｄ及びＱ２Ｅの利得ＡＶが数１で表
せる。 ［００２８］
これら状態間でのスイッチング期間中、ＦＥＴバイアス
状態の変動が少なければ、ヒステリシスも小さいという
ことである。本発明においては、比較器の設計に種々の
技術を用いている。 ［００１６］ これら各々の技術は、外側（増幅器）又は内側（ラッチ
）差動対トランジスタのドレイン・ソース電圧及びゲー
ト・ソース電圧の変動を減らし、ドレイン・ソース電流
を減らす。特に断らない限り、本明細書において、用語
「トランジスタを流れる電流」とは、ドレインからソー
ス、又はコレクタからエミッタに流れる電流である。３
つの主要回路技術の１つ以上を用いて、最小限にする。 図１の回路４０に示す第１技術は、増幅器及び再生ＦＥ
Ｔの両方のブートストラップ・カスコード接続である。 この図１において、ブートストラップ・カスコードトラ
ンジスタ対は、エンハンスメント素子ＱＩＥ、 Ｑ２Ｅ
、 Ｑ３Ｅ及びＱ４Ｅと、関連したブートストラップ・
カスコード・デプレション素子ＱＩＤ、 Ｑ２Ｄ、 Ｑ
３Ｄ及びＱ４Ｄを含んでいる。エンハンスメント及びデ
プレション型トランジスタ素子は、Ｅ（エンハンスメン
ト）及びＤ（デプレション）を含む参照符号で示す。エ
ンハンスメント及びデプレション素子を総称するときは
、夫々ｒＱＤｊ及びｒＱＥ、Ｊと呼ぶ。また、本明細書
では、ブートストラップとは、ＱＥのドレイン・ソース
電圧を維持するように、ＱＥのドレイン及びソースにお
ける電圧がＱＤ及びＱＥの共通ゲートの電圧に追従する
回路技術である。 ［００１７］ エンハンスメント及びデプレション素子の例には、接合
電界効果トランジスタ（ＪＦＥＴ）、酸化金属半導体電
界効果トランジスタ（ＭＯＳＦＥＴ）及びＭＥＳＦＥＴ
がある。この技術では、エンハンスメントＦＥＴ素子の
代わりにバイポーラ接合トランジスタ（ＢＪＴ）を用い
て、デプレション・モードＪＦＥＴ、ＭＯ３ＦＥＴ又は
ＭＥＳＦＥＴ素子と組み合わせても良い。 ［００１８］ ブートストラップ・カスコード技術をトランジスタＱＩ
Ｄ、 Ｑ２Ｄ、 Ｑ３Ｄ及びＱ４Ｄにより示す。これら
トランジスタは、デプレション素子であり、本発明の実
施例では、そのＶＰＤ（ＦＥＴピンチ・オフ電圧）は、
約−〇、５Ｖである。また、このブートストラップ・カ
スコード技術は、ＱＩＥ、 Ｑ２Ｅ、 Ｑ３Ｅ及び０４
Ｅも含んでおり、これらトランジスタは、この実施例で
は、エンハンスメント素子であり、そのＶＰＥは約＋〇
、３Ｖに等しい。デプレション・モード・カスコードの
適切な利用により、ＱＥの上述の値ＶＤＳを確立するた
めに、付加的なレベル・シフト回路や、カスコード・ゲ
ート・バイアス回路が必要なくなる。 ［００１９］ ＱＤ及びＱＥの寸法値は、適切な動作が達成できるよう
に選択する。ＦＥＴ）ランジスタの場合、この寸法値は
ゲート幅である。ＢＪＴ）ランジスタの場合、この寸法
値はエミッタの大きさである。デプレション・モード・
カスコードＱＤのゲート幅、及びエンハンスメント・モ
ード・トランジスタＱＥのゲート幅又はエミッタの大き
さを適切に選択することにより、総べての動作条件にお
いて、ＱＥのドレイン・ソース電圧ＶＤＳをほぼ一定の
適切な値となる。 ［００２０］ ＱＤ及びＱＥの夫々のゲート幅を選択する方法を以下に
説明する。まず、ＱＥのバイアス点を選択して、静止状
態で所望電圧利得ＡＶを得る。このバイアス点にて、Ｑ
Ｅはドレイン電流源特性内のニー（ＫＮＥＥ）以上で動
作し、ＶＰＥが約＋０３Ｖ（７）とき、ＶＤＳは約０．
７ｖであるし、ｖＳＧは約０．６Ｖである。ＱＥのドレ
イン・ソースバイアスを、電荷蓄積を補強する値未満、
即ち、典型的なＭＥＳＦＥＴに対しては約１．５Ｖ未満
に維持するのが好ましい点に留意されたい。 ［００２１］ ＱＥのバイアスを選択した後、ＱＥに対してＶＤＳを所
望値にするように、ＱＤのゲート幅を選択する。ＱＥに
対するＶＤＳの所望値を得るために、ＱＤ用のゲート・
ソース電圧ＶＧＳをゼロ未満に選択するので、ソース電
圧がゲート電圧よりも高くなる。よって、ＱＥのドレイ
ン電圧は、ＱＥのゲート電圧よりも高い。ＱＤ及びＱＥ
Ｏ幅を適当な組み合わせに選択することにより、ＱＤは
Ｖ ＯＵＴ及びＮＶＯＵＴの変化を減らすので、ＱＥの
ＶＤＳをＶ ＯＵＴの変化から分離する。よって、ブー
トストラップ・カスコード技術は、ＱＥの動作点での変
化を最少にすることにより、電荷蓄積量及びその結果の
ヒステリシスを減らす。 ［００２２］ ＱＩＤ、ＱＩＥ、Ｑ２Ｄ及ヒＱ２Ｅノケート端子ヲ端子
ｖＩＮ＋及ヒｖＩＮ−ニ夫々接続スる。Ｑ３Ｄ及びＱ４
Ｄのドレイン端子を端子Ｖ ＯＵＴ及びＮＶＯＵＴに夫
々接続する。図６及び図７に示すＱ８、Ｄ８ａ−Ｄ８
ｉ、Ｑ９、Ｄ９ａ−Ｄ９ｉ及びＱｌｌを含むレベル・シ
フト・サブ回路を、図１．２及び３では説明を簡単にす
るため省略する。Ｑ３のゲート及びノードＡ間の点線及
びＱ４のゲート及びノード３間の点線は、レベル・シフ
ト・サブ回路を示す。図６及び図７の回路を参照して上
述した如く、クロック信号ＣＬＫが高及び低となるとき
に、図１、図２、図３及び図４の回路は、増幅モード及
び再生モードで夫々動作する。 ［００２３］ 図１に示したブートストラップ・カスコード技術は、図
２〜図５に関連して後述する回路内に実現する。なお、
図６、図７及び図１〜図５にノードＡ及びＢを示して、
これら図の回路の関係を表す。 ［００２４］ 図２の回路５０内に示す技術により、ＦＥＴが完全にオ
フしたとき、電荷蓄積が大量に生じると共に、その結果
のヒステリシスが生じる。よって、トランジスタＱＩＤ
、 ＱＩＥ、 Ｑ２Ｄ、 Ｑ２Ｅ、 Ｑ３Ｄ、 Ｑ３Ｅ
、 Ｑ４Ｄ、 Ｑ４Ｅを完全にオフとしなければ電荷蓄
積量及びヒステリシスを減らせる。よって、図２の回路
５０は、トランジスタを完全にオフすることなく、差動
対（Ｑ １及びＱ２、又はＱ３及びＱ４）をオン及びオ
フにする技術を示す。 ［００２５］ 本明細書においては、差動対のエンハンスメント・トラ
ンジスタのエミッタ又はソースに接続された分岐路５２
又は５４に電流が流れるとき、差動対（Ｑｌ及びＱ２、
又はＱ３及びＱ４）がオンになる。Ｑ５Ｂ又はＱ６Ｂが
オフのため、電流が分岐路５２又は５４に流れないとき
、差動対がオフになる。図２に示す技術ではエンハンス
メント・トランジスタ対のエミッタ又はソースに接続さ
れた分岐路５２又は５４に電流が流れるか否かに関わり
なく、差動増幅器対（Ｑ １、Ｑ２）及び差動再生対（
Ｑ３、Ｑ４）のトランジスタに電流が流れる。 ［００２６］ これは、図２で、ＱＩＥ及びＱ２Ｈのソース間に第１対
のダイオードＤ１及びＤ２を直列に配置し、０３Ｅ及び
０４Ｅのソース間に第２対のダイオードＤ３及びＤ４を
直列に配置することにより達成できる。図２のクロック
差動対は、６個のＦＥＴＱ５Ａ、 Ｑ５Ｂ、 Ｑ１０．
Ｑ６Ａ、 Ｑ６Ｂ及び０６Ｃにより構成される。Ｑ５
Ａ−０５Ｃをクロック信号ＣＬＫで駆動し、Ｑ６Ａ−Ｑ
１０をＮＣＬＫで駆動する。ダイオードＤ１及びＤ２の
共通接続点をＱ５Ｂに接続し、ダイオードＤ３及びＤ４
の共通接続点を０６Ｂに接続する。クロック・スイッチ
ング技術の別の実施例を図５に示す。図５の回路は、Ｃ
ＬＫ及びＮＣＬＫにより制御される差動対としてのトラ
ンジスタＱ５Ｄ及びＱ６Ｄと、Ｑ５Ｄ及びＱ６Ｄが発生
する電流を適切に配分する２組の重み付はカスコード回
路網Ｑ５Ａ〜Ｑ５Ｃ及びＱ６Ａ−Ｑ６Ｄを具えている。 ［００２７］ ＣＬＫが高状態のとき、電流は、ＱＩＥ及びＱ２Ｅのソ
ースからダイオードＤ１及びＤ２、Ｑ５Ｂを介して流れ
る。ダイオードＤＩ及びＤ２は、ＱＩＥ及びＱ２Ｅに接
続された小さな値の抵抗器として作用する。ＱＩＥ及び
０２Ｅのソースからの電流はＱ１０及びＱ６Ａを介して
流れない。これは、ＮＣＬＫが低状態で、これらトラン
ジスタがオフのためである。これらの条件下で、ＱＩＤ
、 ＱＩＥ、 Ｑ２Ｄ及びＱ２Ｅの利得ＡＶが数１で表
せる。 ［００２８］
【数１】
ＡＶ ＝ｇｍ ＲＬ／ ［１＋２ｇｍ ｒｄ （オン
）］〉１［００２９］ なお、ｇｍはＦＥＴのトランスコンダクタンスであり、
ｒｄ （オン）はダイオードのオン抵抗であり、ＲＬ
はドレイン負荷抵抗である。数１では、ＲＬ＞２ｒｄ（
オン）ならば、Ａｖ＞１であり、１次近似となる。 ［００３０］ ＣＬＫが低状態に変化すると、電流はもはやＱ５Ｂに流
れない。しかし、電流がＱ６Ａ及びＱ６Ｃに流れる。よ
って、ＣＬＫが低状態に変化すると、電流は、Ｄｌ及び
Ｑ５Ｂでなく、ＱＩＥからＱ６Ｃを介して流れ、また、
電流は、Ｄ２及びＱ５ＢでなくＱ２ＥからＱ６Ａを介し
て流れる。 ［００３１］ ＣＬＫが低状態に切り替わり、電流がもはやＱ５Ｂに流
れなくなった後、オフ状態のダイオードのｒｄ （オ
フ）がｒｄ （オン）の値よりも大きなオーダの値な
ので、差動対Ｑ１及びＱ２の利得Ａｖは１未満に下がる
。そして、この利得Ａｖは、次数２のようになる。 ［００３２］
）］〉１［００２９］ なお、ｇｍはＦＥＴのトランスコンダクタンスであり、
ｒｄ （オン）はダイオードのオン抵抗であり、ＲＬ
はドレイン負荷抵抗である。数１では、ＲＬ＞２ｒｄ（
オン）ならば、Ａｖ＞１であり、１次近似となる。 ［００３０］ ＣＬＫが低状態に変化すると、電流はもはやＱ５Ｂに流
れない。しかし、電流がＱ６Ａ及びＱ６Ｃに流れる。よ
って、ＣＬＫが低状態に変化すると、電流は、Ｄｌ及び
Ｑ５Ｂでなく、ＱＩＥからＱ６Ｃを介して流れ、また、
電流は、Ｄ２及びＱ５ＢでなくＱ２ＥからＱ６Ａを介し
て流れる。 ［００３１］ ＣＬＫが低状態に切り替わり、電流がもはやＱ５Ｂに流
れなくなった後、オフ状態のダイオードのｒｄ （オ
フ）がｒｄ （オン）の値よりも大きなオーダの値な
ので、差動対Ｑ１及びＱ２の利得Ａｖは１未満に下がる
。そして、この利得Ａｖは、次数２のようになる。 ［００３２］
【数２】
Ａｖ （オフ）＝ｇｍ ＲＬ／ ［１＋ｇｍ ｒｏ
（ＣＬＫ）］ ＜＜１［００３３］ なお、ＲＬ＜＜ｒｏ （ＣＬＫ）＜＜ｒｄ （オフ
）であり、ｒ ｏ （ＣＬ Ｋ ）はクロック差動対
素子Ｑ５Ａ、 Ｑ５Ｃ，Ｑ６Ａ、 Ｑ６Ｃの出力抵抗で
ある。 ［００３４］ 増幅器ＦＥＴは、常に電流を流すので、増幅動作モード
及び再生動作モード間の素子動作点の変動は最少になり
、ヒステリシスが一層減る。 ［００３５］ 図２において、ｒＷＪは、相対ＦＥＴゲート幅を表す。 単一のゲート幅Ｗのトランジスタは、２倍の電流を流す
。普通のトランジスタのゲート幅は、Ｗ／２である。Ｑ
ｌ及びＱ２並びにＱ３及びＱ４からの電流を受けるＦＥ
Ｔの組み合わせゲート幅は、ＣＬＫが状態を変化しても
一定である。ＣＬＫが高状態のとき、Ｑｌ及びＱ２の組
み合わせ電流は、幅がＷのＱ５Ｂに流れる。ＣＬＫが低
のとき、Ｑｌの電流は、幅がＷ／２のＱ６Ｃに流れ、Ｑ
２の電流は、幅がＷ／２のＱ６Ａに流れこれらの総合幅
はＷである。同様に、０６Ｂの幅はＷであり、Ｑ５Ａ及
びＱ５Ｃの幅はＷ／２であり、総合の幅がＷになる。 ［００３６］ 図３において、第３の技術を回路６０に示す。これは、
ＱＫＡＩ 、ＱＫＡ２ 、ＱＫＡ３及びＱ ＫＡ４から
のキープ・アライブ電流を用いて、総べての比較器状態
において、増幅器対（Ｑｌ、Ｑ２）及び再生対（Ｑ３、
Ｑ４）内の少なくとも一部の電流を維持する。キープ・
アライブ電流がなければ、入力差が大きい条件下で、ダ
イオードＤ１又はＤ２の一方はオフとなる。なお、条件
は、外側対の場合、ＶＩＮ＋ ＞＞ＶＩＮ−又ハＶＩＮ
−＞＞Ｖ工Ｎ十テアリ、また内側対ノ場合、ＶＯＵＴ
＞＞ＮＶＯＵＴ又ハＮｖＯＵＴ〉〉ｖＯＵＴテアリ、Ｑ
ｌ又はＱ２及び／又はＱ３又はＱ４を完全にオフにする
。 ［００３７］ 図３は、図２の回路に増幅器トランジスタ０１〜Ｑ４の
ソース端子に直接接続されたキープ・アライブ電流源Ｑ
ＫＡＩ〜Ｑ ＫＡ４を設けた回路を示す。入力端子ＶＩ
Ｎ十又はＶＩＮ−の１つに供給される電圧が他方よりも
非常に低いとき、関連したダイオードＱ１又はＱ２がオ
フとなり、Ｑｌ又はＱ２に流れているキープ・アライブ
電流のみを取り去る。そして、素子Ｑ１又はＱ２をソー
ス・フォロワとして、増幅の一部とはしない。しかし、
かかる大きな信号状態では、増幅器Ｑ１、Ｑ２はスイッ
チのように動作し、所望比較器動作が得られない。キー
プ・アライブ電流は、典型的には、スイッチされた電流
値の４分の１から３分の１に選択する［００３８］ 図２に関連して上述したようにＣＬＫが状態を変化する
限り、Ｑｌ、〜Ｑ４に電流を流すＦＥＴＱ５Ａ−Ｑ５Ｃ
，Ｑ６Ａ−Ｑ６Ｃ及びＱＫＡＩ〜Ｑ ＫＡ４の組み合わ
せたゲート幅は、−図３の回路６０で一定となる。ＣＬ
Ｋが高状態になると、Ｑｌ及びＱ２からの組み合わせ電
流が０５Ｂに流れる。このＱ５Ｂのゲート幅はＷであり
、ＱＫＡＩ及びＱ ＫＡ２の夫々のゲート幅はＷ／２で
あり、これらを組み合わせた総合のゲート幅は２ｗにな
る。ＣＬＫが低のとき、Ｑｌ及びＱ２がらの組み合わせ
電流は。 ６Ｃ，Ｑ６Ａ、 ＱＫＡＩ 、ＱＫＡ２に流れる。これ
ら各々のゲート幅はＷ／２であり、組み合わせた総合ゲ
ート幅は２Ｗになる。この総合ゲート幅は、Ｑ３及びＱ
４に対して同様に一定である。Ｑ７のゲート幅は、２Ｗ
である。 ［００３９］ 差動対トランジスタに流れる一定の最低電流の存在によ
り、増幅及び非増幅モード間での切り替えに必要な時間
を最短にするという別の利点がある。これは、充電及び
放電が行われるＦＥＴの浮遊容量を形成する「距離」が
、差動対を完全にオフにする図６及び図７の従来技術の
場合よりも短いからである。 ［００４０］ 上述の如く、Ｑ３のゲート及びノードＡ間の点線は、図
６及び図７の０８、Ｄ８ａ−Ｄ８ｉ及びＱ１０を含むサ
ブ回路を示し、Ｑ４のゲート及びノード８間の点線は、
図６及び図７の０９、Ｄ９ａ−Ｄ９ｉ及びＱｌｌを含む
サブ回路を示す。しかし図３において、これら点線は、
図４に示す如く、完全なレベル・シフト技術Ｄ５〜Ｄ８
を表しており、これは、内側ラッチ差動対Ｑ３及びＱ４
が適切なドレイン・ソースのヘッドルームを有すること
を確実にする。外側差動対Ｑ１及びＱ２を流れる電流が
中断されないので、レベル・シフト・ダイオードＤ５〜
Ｄ８ （図４を参照）は、順方向バイアスに維持され、
再生差動対Ｑ３及びＱ４用の経路の遅延を最小にする。 図６及び図７の従来技術は、レベル・システム回路網を
有するソース・フォロワ・バッファを用いる。このバッ
ファは、そのループの回りに付加的な位相遅延を起こす
ので、再生応答が遅くなる。 ［００４１］ 図４は、最終複合ラッチ比較器の回路図であり、図１〜
図３を参照して説明した総べての技術を含んでいる。図
４の素子は、図１〜図３で用いたのと同じ参照符号で示
す。図１〜図３の特徴の他に、図４は、ＱＫＡＩ〜Ｑ
ＫＡ４とカスコード接続されたＱ ＫＡＩＣ−Ｑ ＫＡ
４Ｃを含んで、ＱＫＡＩの出力抵抗を増加させると共に
、抵抗器ＲＫＡＳ及びＲ３７も含んで、電流源安定用の
ソース再生を行う。バイアス回路網Ｑ１２、Ｄ１２Ａ及
びＤ１２Ｂが、Ｑ７、ＱＫＡＩ〜Ｑ ＫＡ４及びＱＫＡ
ＣＩ〜Ｑ ＫＡＣ４用のゲート・バイアスを与える。 ［００４２］ 本発明の好適な実施例に関して説明した力ξ本発明の要
旨を逸脱することなく種々の変更が可能なことが当業者
には明かであろう。 ［００４３］ なお、本明細書における用語「第１」、「第２」、「第
３」及び「第４」は、単なる符号であり、数値を表すも
のではない。例えば、用語「１組内の第４トランジスタ
」は、この組の中に第１、第２又は第３トランジスタが
あることを意味するものではない。 ［００４４］
（ＣＬＫ）］ ＜＜１［００３３］ なお、ＲＬ＜＜ｒｏ （ＣＬＫ）＜＜ｒｄ （オフ
）であり、ｒ ｏ （ＣＬ Ｋ ）はクロック差動対
素子Ｑ５Ａ、 Ｑ５Ｃ，Ｑ６Ａ、 Ｑ６Ｃの出力抵抗で
ある。 ［００３４］ 増幅器ＦＥＴは、常に電流を流すので、増幅動作モード
及び再生動作モード間の素子動作点の変動は最少になり
、ヒステリシスが一層減る。 ［００３５］ 図２において、ｒＷＪは、相対ＦＥＴゲート幅を表す。 単一のゲート幅Ｗのトランジスタは、２倍の電流を流す
。普通のトランジスタのゲート幅は、Ｗ／２である。Ｑ
ｌ及びＱ２並びにＱ３及びＱ４からの電流を受けるＦＥ
Ｔの組み合わせゲート幅は、ＣＬＫが状態を変化しても
一定である。ＣＬＫが高状態のとき、Ｑｌ及びＱ２の組
み合わせ電流は、幅がＷのＱ５Ｂに流れる。ＣＬＫが低
のとき、Ｑｌの電流は、幅がＷ／２のＱ６Ｃに流れ、Ｑ
２の電流は、幅がＷ／２のＱ６Ａに流れこれらの総合幅
はＷである。同様に、０６Ｂの幅はＷであり、Ｑ５Ａ及
びＱ５Ｃの幅はＷ／２であり、総合の幅がＷになる。 ［００３６］ 図３において、第３の技術を回路６０に示す。これは、
ＱＫＡＩ 、ＱＫＡ２ 、ＱＫＡ３及びＱ ＫＡ４から
のキープ・アライブ電流を用いて、総べての比較器状態
において、増幅器対（Ｑｌ、Ｑ２）及び再生対（Ｑ３、
Ｑ４）内の少なくとも一部の電流を維持する。キープ・
アライブ電流がなければ、入力差が大きい条件下で、ダ
イオードＤ１又はＤ２の一方はオフとなる。なお、条件
は、外側対の場合、ＶＩＮ＋ ＞＞ＶＩＮ−又ハＶＩＮ
−＞＞Ｖ工Ｎ十テアリ、また内側対ノ場合、ＶＯＵＴ
＞＞ＮＶＯＵＴ又ハＮｖＯＵＴ〉〉ｖＯＵＴテアリ、Ｑ
ｌ又はＱ２及び／又はＱ３又はＱ４を完全にオフにする
。 ［００３７］ 図３は、図２の回路に増幅器トランジスタ０１〜Ｑ４の
ソース端子に直接接続されたキープ・アライブ電流源Ｑ
ＫＡＩ〜Ｑ ＫＡ４を設けた回路を示す。入力端子ＶＩ
Ｎ十又はＶＩＮ−の１つに供給される電圧が他方よりも
非常に低いとき、関連したダイオードＱ１又はＱ２がオ
フとなり、Ｑｌ又はＱ２に流れているキープ・アライブ
電流のみを取り去る。そして、素子Ｑ１又はＱ２をソー
ス・フォロワとして、増幅の一部とはしない。しかし、
かかる大きな信号状態では、増幅器Ｑ１、Ｑ２はスイッ
チのように動作し、所望比較器動作が得られない。キー
プ・アライブ電流は、典型的には、スイッチされた電流
値の４分の１から３分の１に選択する［００３８］ 図２に関連して上述したようにＣＬＫが状態を変化する
限り、Ｑｌ、〜Ｑ４に電流を流すＦＥＴＱ５Ａ−Ｑ５Ｃ
，Ｑ６Ａ−Ｑ６Ｃ及びＱＫＡＩ〜Ｑ ＫＡ４の組み合わ
せたゲート幅は、−図３の回路６０で一定となる。ＣＬ
Ｋが高状態になると、Ｑｌ及びＱ２からの組み合わせ電
流が０５Ｂに流れる。このＱ５Ｂのゲート幅はＷであり
、ＱＫＡＩ及びＱ ＫＡ２の夫々のゲート幅はＷ／２で
あり、これらを組み合わせた総合のゲート幅は２ｗにな
る。ＣＬＫが低のとき、Ｑｌ及びＱ２がらの組み合わせ
電流は。 ６Ｃ，Ｑ６Ａ、 ＱＫＡＩ 、ＱＫＡ２に流れる。これ
ら各々のゲート幅はＷ／２であり、組み合わせた総合ゲ
ート幅は２Ｗになる。この総合ゲート幅は、Ｑ３及びＱ
４に対して同様に一定である。Ｑ７のゲート幅は、２Ｗ
である。 ［００３９］ 差動対トランジスタに流れる一定の最低電流の存在によ
り、増幅及び非増幅モード間での切り替えに必要な時間
を最短にするという別の利点がある。これは、充電及び
放電が行われるＦＥＴの浮遊容量を形成する「距離」が
、差動対を完全にオフにする図６及び図７の従来技術の
場合よりも短いからである。 ［００４０］ 上述の如く、Ｑ３のゲート及びノードＡ間の点線は、図
６及び図７の０８、Ｄ８ａ−Ｄ８ｉ及びＱ１０を含むサ
ブ回路を示し、Ｑ４のゲート及びノード８間の点線は、
図６及び図７の０９、Ｄ９ａ−Ｄ９ｉ及びＱｌｌを含む
サブ回路を示す。しかし図３において、これら点線は、
図４に示す如く、完全なレベル・シフト技術Ｄ５〜Ｄ８
を表しており、これは、内側ラッチ差動対Ｑ３及びＱ４
が適切なドレイン・ソースのヘッドルームを有すること
を確実にする。外側差動対Ｑ１及びＱ２を流れる電流が
中断されないので、レベル・シフト・ダイオードＤ５〜
Ｄ８ （図４を参照）は、順方向バイアスに維持され、
再生差動対Ｑ３及びＱ４用の経路の遅延を最小にする。 図６及び図７の従来技術は、レベル・システム回路網を
有するソース・フォロワ・バッファを用いる。このバッ
ファは、そのループの回りに付加的な位相遅延を起こす
ので、再生応答が遅くなる。 ［００４１］ 図４は、最終複合ラッチ比較器の回路図であり、図１〜
図３を参照して説明した総べての技術を含んでいる。図
４の素子は、図１〜図３で用いたのと同じ参照符号で示
す。図１〜図３の特徴の他に、図４は、ＱＫＡＩ〜Ｑ
ＫＡ４とカスコード接続されたＱ ＫＡＩＣ−Ｑ ＫＡ
４Ｃを含んで、ＱＫＡＩの出力抵抗を増加させると共に
、抵抗器ＲＫＡＳ及びＲ３７も含んで、電流源安定用の
ソース再生を行う。バイアス回路網Ｑ１２、Ｄ１２Ａ及
びＤ１２Ｂが、Ｑ７、ＱＫＡＩ〜Ｑ ＫＡ４及びＱＫＡ
ＣＩ〜Ｑ ＫＡＣ４用のゲート・バイアスを与える。 ［００４２］ 本発明の好適な実施例に関して説明した力ξ本発明の要
旨を逸脱することなく種々の変更が可能なことが当業者
には明かであろう。 ［００４３］ なお、本明細書における用語「第１」、「第２」、「第
３」及び「第４」は、単なる符号であり、数値を表すも
のではない。例えば、用語「１組内の第４トランジスタ
」は、この組の中に第１、第２又は第３トランジスタが
あることを意味するものではない。 ［００４４］
上述の如く、本発明によれば、ＭＥＳＦＥＴの電荷蓄積
の影響を最少にでき、比較器及び増幅器の分解能及び動
作速度を改善できる。また、本発明の各技術は、単独で
も、互いに組み合わせても利用できる。本発明によれば
、非常に多くの比較器を必要とするＡ／Ｄ変換器に適す
る再生比較器が得られる。
の影響を最少にでき、比較器及び増幅器の分解能及び動
作速度を改善できる。また、本発明の各技術は、単独で
も、互いに組み合わせても利用できる。本発明によれば
、非常に多くの比較器を必要とするＡ／Ｄ変換器に適す
る再生比較器が得られる。
【回目
本発明によるブートストラップ・カスコード技術を用い
た回路を示す図である【図２】 本発明による差動対スイッチング技術を用いた回路を示
す図である。
た回路を示す図である【図２】 本発明による差動対スイッチング技術を用いた回路を示
す図である。
【図３】
キープ・アライブ電流源で実現した図２の回路を示す図
である。
である。
【図４】
本発明による技術を複合的に用いた回路を示す図である
。
。
【図５】
図２の回路の別の実施例を示す図である。
【図６】
シリコン・バイポーラ・トランジスタを用いた従来のラ
ッチ比較器を示す図である。
ッチ比較器を示す図である。
【図７】
ＦＥＴを用いた従来のラッチ比較器を示す図である。
【図８】
図６及び図７の従来回路の各ノードに生じる典型的な波
形を示す図である。
形を示す図である。
トランジスタ
ダイオード
【図１】
【図２】
ＶＤＤ
■ＤＤ
【図３】
【図５】
【図６】
【図７】
【図８】
Claims (4)
- 【請求項１】１組のトランジスタの差動増幅器対と、１
組のトランジスタの差動再生対と、第１及び第２状態間
で切り替わるクロック手段とを具え、上記差動増幅器対
の各組は第１寸法値の第１トランジスタ及び第２寸法値
の第２トランジスタを有し、上記第１トランジスタはデ
プレション・モード・トランジスタであると共に第１電
圧源に接続され、上記第２トランジスタはエンハンスメ
ント・モード・トランジスタであり、上記第１及び第２
トランジスタはブートストラップ・カスコード構成に配
置され、上記第１及び第２寸法値は上記第２トランジス
タを上記第１電圧源の大きな電圧変動から分離する大き
さであり、電荷蓄積による上記増幅器対のヒステリシス
を減少させ、上記差動再生対の各組は第３寸法値の第３
トランジスタ及び第４寸法値の第４トランジスタを有し
、上記第３トランジスタはデプレション・モード・トラ
ンジスタであると共に第２電圧源に接続され、上記第４
トランジスタはエンハンスメント・モード・トランジス
タであり、上記第３及び第４トランジスタはブートスト
ラップ・カスコード構成に配置され、上記第３及び第４
寸法値は上記第４トランジスタを上記第２電圧源の大き
な電圧変動から分離する大きさであり、電荷蓄積による
上記再生対のヒステリシスを減少させ、上記クロック手
段が上記第１状態のとき、上記差動増幅器対のトランジ
スタがオンとなると共に上記差動再生対のトランジスタ
がオフとなり、上記クロック手段が上記第２状態のとき
、上記差動増幅器対のトランジスタがオフとなると共に
上記差動再生対のトランジスタがオンになることを特徴
とする再生比較器。 - 【請求項２】１組のトランジスタの差動増幅器対を有し
、該対の各組は第１寸法値の第１トランジスタ及び第２
寸法値の第２トランジスタを含み、上記第１トランジス
タはデプレション・モード・トランジスタであると共に
第１電圧源に接続され、上記第２トランジスタはエンハ
ンスメント・モード・トランジスタであり、上記第１及
び第２トランジスタはブートストラップ・カスコード構
成に配置され、上記第１及び第２寸法値は上記第２トラ
ンジスタを上記第１電圧源の大きな電圧変動から分離す
る大きさであり、電荷蓄積による上記増幅器対のヒステ
リシスを減少させることを特徴とする差動増幅器。 - 【請求項３】トランジスタの差動増幅器対と、トランジ
スタの差動再生対と、 第１状態及び第２状態間で切り替わり、上記第１状態期
間中、上記差動増幅器対のトランジスタをオンにすると
共に上記差動再生対のトランジスタをオフにし、上記第
２状態期間中、上記差動増幅器対のトランジスタをオフ
にすると共に上記差動再生対のトランジスタをオンにす
るクロック手段と、上記増幅器対のトランジスタに接続
された第１分岐路に電流が流れるかに関わらず上記増幅
器対の他方のトランジスタに電流を流すと共に、上記再
生対のトランジスタに接続された第２分岐路に電流が流
れるかに関わらず上記再生対の他方のトランジスタに電
流を流す差動対結合手段とを具えた再生比較器。 - 【請求項４】トランジスタの差動増幅器対と、トランジ
スタの差動再生対と、 第１状態及び第２状態間で切り替わり、上記第１状態期
間中、上記差動増幅器対のトランジスタをオンにすると
共に上記差動再生対のトランジスタをオフにし、上記第
２状態期間中、上記差動増幅器対のトランジスタをオフ
にすると共に上記差動再生対のトランジスタをオンにす
るクロック手段と、上記増幅器対が比較する入力電圧の
差に関わらず上記増幅器対に電流を流すと共に、上記再
生対が比較する入力電圧の差に関わらず上記再生対に電
流を流すキープ・アライブ電流源手段とを具えた再生比
較器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/457,121 US4990799A (en) | 1989-12-26 | 1989-12-26 | Low-hysteresis regenerative comparator |
| US457121 | 1989-12-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04129320A true JPH04129320A (ja) | 1992-04-30 |
Family
ID=23815525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2413809A Pending JPH04129320A (ja) | 1989-12-26 | 1990-12-25 | 再生比較器及び差動増幅器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4990799A (ja) |
| EP (1) | EP0435148A1 (ja) |
| JP (1) | JPH04129320A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH04120930A (ja) * | 1990-09-12 | 1992-04-21 | Toyota Motor Corp | 通信用バス駆動回路 |
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| US6459306B1 (en) * | 1999-07-22 | 2002-10-01 | Lucent Technologies Inc. | Low power differential comparator with stable hysteresis |
| US6456214B1 (en) | 2000-09-27 | 2002-09-24 | Raytheon Company | High-speed comparator utilizing resonant tunneling diodes and associated method |
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| DE10233220B3 (de) * | 2002-07-22 | 2004-05-19 | Texas Instruments Deutschland Gmbh | Komparator mit Hysterese |
| US20040257125A1 (en) * | 2003-06-23 | 2004-12-23 | Cheng William W. | Trickle current-cascode DAC |
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| JP5086660B2 (ja) * | 2007-02-27 | 2012-11-28 | 株式会社日立製作所 | 論理回路 |
| US8760144B2 (en) * | 2010-06-28 | 2014-06-24 | Wuxi Vimicro Corporation | Multiple-input comparator and power converter |
| US11528016B2 (en) | 2021-01-21 | 2022-12-13 | Apple Inc. | Low latency comparator with local clock circuit |
Family Cites Families (11)
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|---|---|---|---|---|
| US4121120A (en) * | 1977-05-05 | 1978-10-17 | Tektronix, Inc. | Clock driven voltage comparator employing master-slave configuration |
| JPS5824874B2 (ja) * | 1979-02-07 | 1983-05-24 | 富士通株式会社 | センス回路 |
| DE2938592A1 (de) * | 1979-09-24 | 1981-04-23 | Siemens AG, 1000 Berlin und 8000 München | Operationsverstaerker in ig-fet-technologie |
| US4418402A (en) * | 1981-05-13 | 1983-11-29 | Rca Corporation | Radiation hardened accessible memory |
| US4439694A (en) * | 1981-12-21 | 1984-03-27 | Gte Laboratories Incorporated | Comparator circuit |
| JPS5936405A (ja) * | 1982-08-23 | 1984-02-28 | Mitsubishi Electric Corp | 入力増幅回路 |
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| US4629911A (en) * | 1985-03-15 | 1986-12-16 | Tektronix, Inc. | Latching comparator |
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| JPS62290204A (ja) * | 1986-06-10 | 1987-12-17 | Fujitsu Ltd | カスケ−ド回路を含む電子回路 |
-
1989
- 1989-12-26 US US07/457,121 patent/US4990799A/en not_active Expired - Fee Related
-
1990
- 1990-12-19 EP EP90124732A patent/EP0435148A1/en not_active Withdrawn
- 1990-12-25 JP JP2413809A patent/JPH04129320A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US4990799A (en) | 1991-02-05 |
| EP0435148A1 (en) | 1991-07-03 |
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