JP2003243938A - 半導体装置 - Google Patents

半導体装置

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JP2003243938A
JP2003243938A JP2002038459A JP2002038459A JP2003243938A JP 2003243938 A JP2003243938 A JP 2003243938A JP 2002038459 A JP2002038459 A JP 2002038459A JP 2002038459 A JP2002038459 A JP 2002038459A JP 2003243938 A JP2003243938 A JP 2003243938A
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transistor
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conduction
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nmos transistor
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Tetsuya Hirama
哲也 平間
Hiroshi Komurasaki
浩史 小紫
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
    • H03F1/22—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively
    • H03F1/223—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively with MOSFET's
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
    • H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
    • H03F3/193—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only with field-effect devices

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Abstract

(57)【要約】 【課題】 高性能かつ高耐圧で動作する半導体装置を提
供する。 【解決手段】 ＮＭＯＳトランジスタ１のソースは接地
され、ドレインはインダクタ５を介して高耐圧ＮＭＯＳ
トランジスタ４のソースに接続され、高耐圧ＮＭＯＳト
ランジスタ４のドレインはインダクタ３を介して電源ラ
インＶｄｄに接続される。高耐圧ＮＭＯＳトランジスタ
４のドレインから出力Ｖｏｕｔが取出され、ＮＭＯＳト
ランジスタ１のゲートに入力電圧Ｖｉｎが与えられると
ともに、高耐圧のＮＭＯＳトランジスタのゲートにバイ
アス電圧Ｖｇ２が与えられると、ＮＭＯＳトランジスタ
１と高耐圧のＮＭＯＳトランジスタ４が動作し、高耐圧
のＮＭＯＳトランジスタ４のインダクタ３が接続された
負荷端の電圧振幅が電源電圧を中心に振れ、出力電圧が
大きくなるにつれて電圧振幅も大きくなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体装置に関
し、特に、速度性能が低く耐圧の高い低性能高耐圧能動
素子と、速度性能が高く耐圧の低い高性能低耐圧能動素
子とを組み合わせて、高性能かつ高耐圧で動作する半導
体装置に関する。
【０００２】
【従来の技術】最近では、半導体の微細化が進み、高周
波（ＲＦ）回路もＣＭＯＳ半導体で製造が可能になって
きている。しかし、微細化によりゲートとドレインとの
間のゲート耐圧が低下するため、電圧の大きな電圧制御
発振器（ＶＣＯ），混合回路（ＭＩＸ），電力増幅回路
（ＰＡ）などは良好な性能と信頼性の両方を満たすこと
が難しくなってきている。
【０００３】そこで、図３に示すように、ＣＭＯＳ半導
体素子をカスケード接続する方法が採られている。すな
わち、入力電圧Ｖｉｎがそのゲートに与えられるＮＭＯ
Ｓトランジスタ１に対して、同じＮＭＯＳトランジスタ
２がカスケード接続され、ＮＭＯＳトランジスタ２のド
レインと電源ラインとの間に負荷としてのインダクタ３
が接続され、そのドレインから出力信号Ｖｏｕｔが取出
される。
【０００４】
【発明が解決しようとする課題】しかしながら、図３に
示した回路では、インダクタ３が接続されたＮＭＯＳト
ランジスタ２のドレインの電圧振幅は電源電圧を中心に
振れ、出力電力が大きくなるにつれて電圧振幅も大きく
なる。このとき、上段のＮＭＯＳトランジスタ２のゲー
ト・ドレイン間には電源電圧以上の電位差を生じる。こ
のため、ゲート耐圧を上げるにも限界があり、ゲート耐
圧が不足し、信頼性を満足することができない。
【０００５】それゆえに、この発明の主たる目的は、高
性能かつ高耐圧で動作する半導体装置を提供することで
ある。
【０００６】
【課題を解決するための手段】この発明は、その間が電
気的に導通する第１および第２の導通端子を有し、第１
の導通端子に第１の電圧が与えられる第１のトランジス
タと、その間が電気的に導通する第３および第４の導通
端子を有し、第３の導通端子に負荷素子を介して第１の
電圧より高い第２の電圧が与えられる、第１のトランジ
スタより耐圧の高い第２のトランジスタと、第１のトラ
ンジスタの第２の導通端子と第２のトランジスタの第４
の導通端子との間に接続される受動素子と備えたことを
特徴とする。
【０００７】また、第１のトランジスタの第２の導通端
子と第２のトランジスタの導通を制御する制御端子との
間に接続されたコンデンサを備え、第２のトランジスタ
の第４の導通端子は、別のコンデンサを介して第１の電
圧が与えられるノードに接続される。
【０００８】他の発明は、その間が電気的に導通する第
１および第２の導通端子を有する第１のトランジスタ
と、その間が電気的に導通する第３および第４の導通端
子を有し、第３の導通端子が第１のトランジスタの第２
の導通端子に接続される、第１のトランジスタより耐圧
の高い第２のトランジスタと、その間が電気的に導通す
る第５および第６の導通端子を有し、第５の導通端子が
第１のトランジスタの第２の導通端子に第２のトランジ
スタと並列に接続される、第１のトランジスタより耐圧
の高い第３のトランジスタとを備えたことを特徴とす
る。
【０００９】また、第１のトランジスタの第１の導通端
子には、第１の電圧が与えられ、第２のトランジスタの
第４の導通端子には、負荷素子を介して第１の電圧より
高い第２の電圧が与えられ、第３のトランジスタの第６
の導通端子には、別の負荷素子を介して第２の電圧が与
えられ、第１のトランジスタの導通を制御する制御端子
には第１の信号が与えられ、第２および第３のトランジ
スタの導通を制御する制御端子には、第１の信号より周
波数の小さい成分を有する２つの信号がそれぞれ与えら
れることを特徴とする。
【００１０】
【発明の実施の形態】図１はこの発明の半導体装置の一
実施形態である電流再利用型電力増幅器を示す回路図で
ある。図１において、ゲート耐圧が通常の、第１のトラ
ンジスタとしてのＮＭＯＳトランジスタ１に対して、ゲ
ート耐圧が高く選ばれている第２のトランジスタとして
の高耐圧ＮＭＯＳトランジスタ４が受動素子としてのイ
ンダクタ５を介してカスコード接続される。すなわち、
ＮＭＯＳトランジスタ１の第１の導通端子としてのソー
スは第１の電位に接地され、第２の導通端子としてのド
レインはノードＮ１からインダクタ５およびノードＮ３
を介して高耐圧ＮＭＯＳトランジスタ４の第４の導通端
子であるソースに接続され、高耐圧ＮＭＯＳトランジス
タ４の第３の導通端子としてのドレインはノードＮ２か
ら負荷としてのインダクタ３を介して電源ラインに接続
される。高耐圧ＮＭＯＳトランジスタ４のドレインから
出力Ｖｏｕｔが取出される。高耐圧ＮＭＯＳトランジス
タ４のソースと接地間にはデカップリングコンデンサ６
が接続され、ＮＭＯＳトランジスタ１のドレインと高耐
圧ＮＭＯＳトランジスタ４の制御端子であるゲートとの
間にはコンデンサ７が接続されている。
【００１１】高耐圧ＮＭＯＳトランジスタ４のゲートに
はバイアス回路が接続されている。バイアス回路は、電
源ラインと接地間に抵抗Ｒ１とＲ２とが接続され、抵抗
Ｒ１とＲ２との接続点と接地間にコンデンサＣが接続さ
れ、その接続点から抵抗Ｒ３を介してバイアス電圧Ｖｇ
２としての分圧電圧を取出すように構成されている。そ
して、バイアス電圧Ｖｇ２が高耐圧ＮＭＯＳトランジス
タ４のゲートに与えられる。
【００１２】次に、図１に示した実施形態の動作につい
て説明する。ＮＭＯＳトランジスタ１のゲートには高周
波のＲＦ信号Ｖｉｎが与えられている。ＮＭＯＳトラン
ジスタ１とインダクタ５とによって、ＲＦ信号が増幅さ
れ、ノードＮ１に増幅したＲＦ信号が得られる。このノ
ードＮ１のＲＦ信号が高耐圧ＮＭＯＳトランジスタ４の
ゲートに与えられ、高耐圧ＮＭＯＳトランジスタ４とそ
の負荷素子であるインダクタ３とによってノードＮ１の
ＲＦ信号がさらに増幅され、その増幅されたＲＦ信号Ｖ
ｏｕｔがノードＮ２から得られる。
【００１３】コンデンサ７はノードＮ１のＲＦ信号から
ＤＣ成分を除去した信号を高耐圧ＮＭＯＳトランジスタ
４の入力端子に与えるためのカップリングコンデンサで
ある。コンデンサ６は高周波成分に対する接地電圧を高
耐圧ＮＭＯＳトランジスタ４のソース（ノードＮ３）に
与える。これによりノードＮ３にはトランジスタ１とイ
ンダクタ５とによる増幅回路の電源電圧が生成されるこ
とになる。この電源電圧はインダクタ３に接続される電
源電圧Ｖｄｄより低い電圧である。これによって、ノー
ドＮ１にはノードＮ３の電源電圧を中心に振幅するＲＦ
信号が得られる。
【００１４】高耐圧ＮＭＯＳトランジスタ４のゲートに
はバイアス電圧Ｖｇ２が与えられており、高耐圧ＮＭＯ
Ｓトランジスタ４を動作させるために、ノードＮ１から
取出されるＲＦ信号がバイアス電圧Ｖｇ２を中心に振幅
するＲＦ信号にバイアスされる。
【００１５】図３に示したように、通常の高性能素子の
みで構成すると耐圧が不足し、信頼性を満足することが
できないが、この実施形態では、ＮＭＯＳトランジスタ
１に対して高耐圧のＮＭＯＳトランジスタ４がインダク
タ５を介してカスコード接続されているので、高耐圧の
ＮＭＯＳトランジスタ４のゲート・ドレイン間に電源電
圧以上の電位差を生じても、耐圧が不足することはな
い。その結果、耐圧の向上とともに高出力化が可能とな
り、低消費電力化が可能となる。
【００１６】図２はこの発明の他の実施形態における半
導体装置としてのミキサ回路を示す回路図である。図２
において、ＮＭＯＳトランジスタ８は通常の耐圧のトラ
ンジスタであり、そのゲートには高周波信号ＶＲＦが入
力され、第１の導通端子であるソースは接地される。Ｎ
ＭＯＳトランジスタ８の第２の導通端子であるドレイン
は高耐圧のＮＭＯＳトランジスタ９，１０の第３，第５
の導通端子であるソースに接続される。高耐圧ＮＭＯＳ
トランジスタ９，１０は差動回路を構成しており、それ
ぞれの制御端子であるゲートには中間周波信号ＶＩＦと
その反転信号／ＶＩＦ（／は反転を示す）が入力され
る。高耐圧ＮＭＯＳトランジスタ９，１０の第４，第６
の導通端子であるドレインと電源ラインとの間にはイン
ダクタ１１，１２が接続され、それぞれのドレインから
相補の出力電圧Ｖｏｕｔ，／Ｖｏｕｔが取出される。
【００１７】ＮＭＯＳトランジスタ８は高周波信号ＶＲ
Ｆに応じて動作するが、そのドレインの出力電圧の振幅
は小さく、素子そのものの耐圧は小さくて済む。一方、
高耐圧のＮＭＯＳトランジスタ９，１０はそれぞれのゲ
ートに入力された中間周波信号ＶＩＦとその反転信号／
ＶＩＦに応じて動作し、各ゲート・ドレイン間に電源電
圧以上の電位差を生じるが、耐圧が不足することはな
い。
【００１８】高周波信号ＶＲＦは、１ＧＨｚまたはそれ
以上の周波数の高周波信号であり、中間周波信号ＩＦ，
／ＩＦは高周波信号ＶＲＦより低い周波数の信号であ
り、たとえば１００ＭＨｚ以下の周波数信号である。高
周波信号ＶＲＦの有する周波数をＸとし、中間周波信号
ＶＩＦの有する周波数をＹとすると、出力Ｖｏｕｔ，／
Ｖｏｕｔからは周波数（Ｘ＋Ｙ），（Ｘ−Ｙ）の周波数
成分を有する信号が得られる。
【００１９】なお、上述の各実施形態では、ＭＯＳトラ
ンジスタを用いて半導体装置を構成したがこれに限るこ
となく、バイポーラトランジスタを用いるようにしても
よい。この場合、第２および第３のトランジスタは第１
のトランジスタよりもそのコレクタとエミッタとの耐圧
が高いものを用いればよい。
【００２０】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００２１】
【発明の効果】以上のように、この発明によれば、その
間が電気的に導通する第１および第２の導通端子を有
し、第１の導通端子に第１の電圧が与えられる第１のト
ランジスタと、その間が電気的に導通する第３および第
４の導通端子を有し、第３の導通端子に負荷素子を介し
て第１の電圧より高い第２の電圧が与えられる、第１の
トランジスタより耐圧の高い第２のトランジスタと、第
１のトランジスタの第２の導通端子と第２のトランジス
タの第４の導通端子との間に接続される受動素子とを備
えたことにより、高性能かつ高耐圧で動作する半導体装
置を実現できる。
【００２２】また、その間が電気的に導通する第１およ
び第２の導通端子を有する第１のトランジスタと、その
間が電気的に導通する第３および第４の導通端子を有
し、第３の導通端子が第１のトランジスタの第２の導通
端子に接続される、第１のトランジスタより耐圧の高い
第２のトランジスタと、その間が電気的に導通する第５
および第６の導通端子を有し、第５の導通端子が第１の
トランジスタの第２の導通端子に第２のトランジスタと
並列に接続される、第１のトランジスタより耐圧の高い
第３のトランジスタとを備えたことにより、高性能かつ
高耐圧で動作するミキサ回路などの半導体装置を実現で
きる。
【図面の簡単な説明】
【図１】 この発明の一実施形態の電流利用型電力増幅
器を示す回路図である。
【図２】 この発明の他の実施形態におけるミキサ回路
を示す回路図である。
【図３】 従来のカスコード型電力増幅器の回路図であ
る。
【符号の説明】
１，８ ＮＭＯＳトランジスタ、３，５，１１，１２
インダクタ、４，９，１０ 高耐圧ＮＭＯＳトランジス
タ、６，７ コンデンサ。
フロントページの続き Ｆターム(参考） 5J092 AA01 AA13 AA41 CA00 CA33 FA20 HA10 HA25 HA29 HA32 HA33 KA12 MA21 SA13 5J500 AA01 AA13 AA41 AC00 AC33 AF20 AH10 AH25 AH29 AH32 AH33 AK12 AM21 AS13

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 その間が電気的に導通する第１および第
    ２の導通端子を有し、前記第１の導通端子に第１の電圧
    が与えられる第１のトランジスタと、 その間が電気的に導通する第３および第４の導通端子を
    有し、前記第３の導通端子に負荷素子を介して前記第１
    の電圧より高い第２の電圧が与えられる、前記第１のト
    ランジスタより耐圧の高い第２のトランジスタと、 前記第１のトランジスタの第２の導通端子と前記第２の
    トランジスタの第４の導通端子との間に接続される受動
    素子と備えたことを特徴とする、半導体装置。
  2. 【請求項２】 前記第１のトランジスタの第２の導通端
    子と前記第２のトランジスタの導通を制御する制御端子
    との間に接続されたコンデンサを備え、 前記第２のトランジスタの第４の導通端子は、別のコン
    デンサを介して前記第１の電圧が与えられるノードに接
    続される、請求項１に記載の半導体装置。
  3. 【請求項３】 その間が電気的に導通する第１および第
    ２の導通端子を有する第１のトランジスタと、 その間が電気的に導通する第３および第４の導通端子を
    有し、前記第３の導通端子が前記第１のトランジスタの
    第２の導通端子に接続される、前記第１のトランジスタ
    より耐圧の高い第２のトランジスタと、 その間が電気的に導通する第５および第６の導通端子を
    有し、前記第５の導通端子が前記第１のトランジスタの
    第２の導通端子に前記第２のトランジスタと並列に接続
    される、前記第１のトランジスタより耐圧の高い第３の
    トランジスタとを備えたことを特徴とする、半導体装
    置。
  4. 【請求項４】 前記第１のトランジスタの第１の導通端
    子には、第１の電圧が与えられ、 前記第２のトランジスタの第４の導通端子には、負荷素
    子を介して前記第１の電圧より高い第２の電圧が与えら
    れ、 前記第３のトランジスタの第６の導通端子には、別の負
    荷素子を介して前記第２の電圧が与えられ、 前記第１のトランジスタの導通を制御する制御端子には
    第１の信号が与えられ、前記第２および第３のトランジ
    スタの導通を制御する制御端子には、前記第１の信号よ
    り周波数の小さい成分を有する２つの信号がそれぞれ与
    えられる、請求項２に記載の半導体装置。
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