JP6771852B2

JP6771852B2 - 周波数変換器

Info

Publication number: JP6771852B2
Application number: JP2020525144A
Authority: JP
Inventors: 萩原　達也; 達也萩原; 孝信藤原; 充弘下澤
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2018-06-20
Filing date: 2018-06-20
Publication date: 2020-10-21
Anticipated expiration: 2038-06-20
Also published as: JPWO2019244271A1; WO2019244271A1

Description

この発明は周波数変換器に関し、衛星通信、地上波マイクロ波通信、移動体通信等で使用される周波数変換器に関するものである。

特許文献１には、ギルバートセル型の従来の周波数変換器が開示されている。

ギルバートセル型の周波数変換器は、入力されたＲＦ（Radio Frequency）信号に対して電圧−電流変換を行う入力段トランジスタ（以下、Ｇｍ段トランジスタと呼ぶ）と、局部発振器（ＬＯ（Local Oscillator））からのＬＯ信号を用いた周波数変換を行って、ＲＦ信号をＩＦ（Intermediate Frequency）信号に変換するスイッチ段トランジスタと、ＩＦ信号に対して電流−電圧変換を行う負荷インピーダンス素子を有する出力段トランジスタとが、縦積みされて構成されている。

しかしながら、近年、半導体プロセスの微細化に伴い、回路の低電圧化が進んでいる。上述したように、ギルバートセル型の周波数変換器は、複数段のトランジスタが縦積みされているため、低電圧化が進むと、トランジスタの電圧ヘッドルームが不足し、出力信号が歪むという課題があった。なお、電圧ヘッドルームとは出力端子において歪みなく信号を取り出すことができる電圧振幅のマージンを示す。

そこで、特許文献２には、スイッチ段トランジスタのソース端子に、直接、ＲＦ信号を入力する構成の周波数変換器が開示されている。特許文献２に記載の周波数変換器では、Ｇｍ段トランジスタが設けられていないため、ギルバートセル型の周波数変換器と比較して、トランジスタの縦積みの段数が少ない。それにより、トランジスタの電圧ヘッドルームが確保され、出力信号の高い線形性を得ることができる。さらに、特許文献２の周波数変換器では、スイッチ段トランジスタのゲートバイアス電圧を高く設定することで、オーバードライブ電圧を確保し、トランジスタの歪み成分による線形性の劣化を抑制している。

特開２００２−２５２８１１号公報特許第４５３６７３７号公報

上述したように、特許文献１に記載のギルバートセル型の周波数変換器は、複数段のトランジスタが縦積みされているため、低電圧化が進むと、トランジスタの電圧ヘッドルームが不足し、出力信号が歪むという課題があった。

また、特許文献２に記載の周波数変換器は、上述したように、縦積みされたトランジスタの段数を減らすことで、出力信号の歪みを抑制している。さらに、スイッチ段トランジスタのゲートバイアス電圧を高く設定することで、低電源電圧時にも、出力信号の高い線形性を得ることができる。しかしながら、ゲートバイアス電圧を高く設定することで、アイドル電流が増加してしまうという課題があった。

この発明は、かかる課題を解決するためになされたものであり、アイドル電流を抑えながら、出力信号の高い線形性を実現することが可能な、周波数変換器を提供することを目的とする。

この発明は、ＲＦ信号とＬＯ信号とが入力され、前記ＲＦ信号に対して、電圧−電流変換を行うとともに、前記ＬＯ信号を用いて周波数変換を行って、ＩＦ信号を出力する周波数変換素子と、前記ＲＦ信号の入力電力に応じて変化する前記周波数変換素子のＤＣ電位を検出するＤＣ電位検出回路と、前記ＤＣ電位検出回路により検出された前記ＤＣ電位に基づいて、前記周波数変換素子に印加するバイアス電圧を生成するバイアス生成回路とを備え、前記バイアス生成回路は、前記ＤＣ電位検出回路により検出される前記ＤＣ電位の増加に応じて、前記バイアス電圧を増加させる、周波数変換器でであって、前記バイアス生成回路は、電流源と、前記ＤＣ電位検出回路により検出される前記ＤＣ電位に応じた第１の電流を出力する第１のトランジスタと、前記第１の電流を基準電流として第１のカレントミラー回路を構成して、予め設定されたカレントミラー比に基づいて、前記第１の電流を、前記電流源から供給される電流に加算することで、第２の電流を出力する第２のトランジスタおよび第３のトランジスタと、前記第２の電流を基準電流として前記周波数変換素子と共に、第２のカレントミラー回路を構成して、前記周波数変換素子に印加する前記バイアス電圧を生成する、第４のトランジスタとを有する。

この発明に係る周波数変換器によれば、アイドル電流を抑えながら、出力信号の高い線形性を実現することができる。

この発明の実施の形態１に係る周波数変換器の構成を示す構成図である。この発明の実施の形態１に係る周波数変換器の別の構成例を示す構成図である。この発明の実施の形態２に係る周波数変換器の構成を示す構成図である。この発明の実施の形態１に係る周波数変換器に対する比較例の構成を示した構成図である。

以下、この発明をより詳細に説明するために、この発明を実施するための実施の形態について、添付の図面にしたがって説明する。

実施の形態１．
図１は、この発明の実施の形態１に係る周波数変換器の構成を示す図である。本実施の形態１の特徴が、より分かりやすくなるように、本実施の形態１の説明を行う前に、図４を用いて、比較例の構成について説明する。

図４は、本実施の形態１と比較するための比較例を示した図である。図４においては、比較例として、一般的なギルバートセル型の周波数変換器の構成を示している。図４に示すように、当該周波数変換器は、Ｇｍ段トランジスタ１０１，１０２と、スイッチ段トランジスタ１０３〜１０６と、ＲＦ差動信号入力端子１０７，１０８と、ＬＯ差動信号入力端子１０９，１１０と、ＩＦ差動信号出力端子１１１，１１２と、負荷インピーダンス素子１１３，１１４と、ＤＣカット容量１１５〜１１８と、電流源１１９と、電源端子１２０とから構成されている。

次に、図４の周波数変換器の動作について説明する。ＲＦ差動信号入力端子１０７，１０８から入力されたＲＦ信号は、Ｇｍ段トランジスタ１０１，１０２により、電圧―電流変換される。次に、当該ＲＦ信号は、ＬＯ信号に基づいてスイッチ動作を行うスイッチ段トランジスタ１０３〜１０６により周波数変換されて、ＩＦ信号となる。次に、当該ＩＦ信号は、負荷インピーダンス素子１１３，１１４により、電流―電圧変換されて、ＩＦ差動信号出力端子１１１，１１２から出力される。

このように、図４に示すギルバートセル型の周波数変換器では、Ｇｍ段トランジスタ、スイッチ段トランジスタおよび負荷インピーダンス素子が縦積みされて構成されている。そのため、上述したように、半導体プロセスの微細化に伴う低電圧化が進むと、縦積みされたトランジスタの電圧ヘッドルームが不足し、出力信号が歪むという課題があった。

そのため、本実施の形態１に係る周波数変換器は、上記の課題を解決するための構成を有している。以下、本実施の形態１に係る周波数変換器について説明する。

図１に示すように、本実施の形態１に係る周波数変換器は、周波数変換素子１〜４と、ＲＦ差動信号入力端子５，６と、ＬＯ差動信号入力端子７，８と、ＩＦ差動信号出力端子９，１０と、負荷インピーダンス素子１１，１２と、ＤＣカット容量１３〜１６と、電流源１７，１８と、電源端子１９と、ＤＣ電位検出回路２０と、バイアス生成回路２１とを備えて構成されている。

以下、図１の各構成要素について説明する。

ＲＦ差動信号入力端子５，６には、外部から、ＲＦ信号が入力される。

ＬＯ差動信号入力端子７，８には、局部発振器などの外部機器から、ＬＯ信号が入力される。

ＩＦ差動信号出力端子９，１０は、外部に対して、ＩＦ信号を出力する。

周波数変換素子１〜４は、それぞれ、例えばＮＭＯＳ（n-Channel Metal-Oxide Semiconductor）トランジスタを備えて構成される。各周波数変換素子１〜４は、ソース端子、ゲート端子、および、ドレイン端子を有している。

ＤＣカット容量１３は、ＲＦ差動信号入力端子５と周波数変換素子１，２のソース端子との間に接続されている。

ＤＣカット容量１４は、ＲＦ差動信号入力端子６と周波数変換素子３，４のソース端子との間に接続されている。

ＤＣカット容量１５は、ＬＯ差動信号入力端子７と周波数変換素子１，４のゲート端子との間に接続されている。

ＤＣカット容量１６は、ＬＯ差動信号入力端子８と周波数変換素子２，３のゲート端子との間に接続されている。

周波数変換素子１のソース端子には、ＲＦ差動信号入力端子５から、ＤＣカット容量１３を介して、ＲＦ信号が入力される。また、周波数変換素子１のゲート端子には、ＬＯ差動信号入力端子７から、ＤＣカット容量１５を介して、ＬＯ信号が入力される。また、周波数変換素子１は、ドレイン端子から、ＩＦ差動信号出力端子１０に対して、ＩＦ信号を出力する。

また、周波数変換素子２のソース端子には、ＲＦ差動信号入力端子５から、ＤＣカット容量１３を介して、ＲＦ信号が入力される。また、周波数変換素子２のゲート端子には、ＬＯ差動信号入力端子８から、ＤＣカット容量１６を介して、ＬＯ信号が入力される。また、周波数変換素子２は、ドレイン端子から、ＩＦ差動信号出力端子９に対して、ＩＦ信号を出力する。

また、周波数変換素子３のソース端子には、ＲＦ差動信号入力端子６から、ＤＣカット容量１４を介して、ＲＦ信号が入力される。また、周波数変換素子３のゲート端子には、ＬＯ差動信号入力端子８から、ＤＣカット容量１６を介して、ＬＯ信号が入力される。また、周波数変換素子３は、ドレイン端子から、ＩＦ差動信号出力端子１０に対して、ＩＦ信号を出力する。

また、周波数変換素子４のソース端子には、ＲＦ差動信号入力端子６から、ＤＣカット容量１４を介して、ＲＦ信号が入力される。また、周波数変換素子４のゲート端子には、ＬＯ差動信号入力端子７から、ＤＣカット容量１５を介して、ＬＯ信号が入力される。また、周波数変換素子４は、ドレイン端子から、ＩＦ差動信号出力端子９に対して、ＩＦ信号を出力する。

負荷インピーダンス素子１１は、電源端子１９とＩＦ差動信号出力端子１０との間に接続され、周波数変換素子１，３のドレイン端子から出力されたＩＦ信号に対して、電流−電圧変換を行う。

負荷インピーダンス素子１２は、電源端子１９とＩＦ差動信号出力端子９との間に接続され、周波数変換素子２，４のドレイン端子から出力されたＩＦ信号に対して、電流−電圧変換を行う。

電流源１７は、周波数変換素子１，２のソース端子に接続されている。以下では、電流源１７と、周波数変換素子１，２のソース端子との接続点を、接続点４０と呼ぶこととする。

電流源１８は、周波数変換素子３，４のソース端子に接続されている。以下では、電流源１８と、周波数変換素子３，４のソース端子との接続点を、接続点４１と呼ぶこととする。

ＤＣ電位検出回路２０は、ＤＣカット容量１３と接続点４０との間に接続されているとともに、ＤＣカット容量１４と接続点４１との間に接続されている。ＤＣ電位検出回路２０は、周波数変換素子１〜４のソース端子におけるＤＣ電位を検出し、検出したＤＣ電位に応じた信号を、バイアス生成回路２１に対して出力する。

バイアス生成回路２１は、ＤＣカット容量１５と周波数変換素子１，４のゲート端子との間に接続されるとともに、ＤＣカット容量１６と周波数変換素子２，３のゲート端子との間に接続されている。バイアス生成回路２１は、ＤＣ電位検出回路２０で検出されたＤＣ電位の値に基づいて、周波数変換素子１〜４のゲートバイアス電圧を制御する。具体的には、バイアス生成回路２１は、ＤＣ電位検出回路２０で検出されるＤＣ電位の増加に応じて、ゲートバイアス電圧を増加させ、ＤＣ電位検出回路２０で検出されるＤＣ電位の減少に応じて、ゲートバイアス電圧を減少させる。ＤＣ電位とゲートバイアス電圧との関係は、比例関係などの線形関数で表わせてもよく、あるいは、非線形関数で表わせてもよい。

ここで、本実施の形態１に係る周波数変換器は、図１と図４とを比較すると分かるように、図１においては、図４のＧｍ段トランジスタ１０１，１０２を備えていない。そのため、図１においては、トランジスタの縦積みの段数が少ないため、電圧ヘッドルームを確保して、ＩＦ信号の歪みの発生を抑制することができる。

次に、図１に示した本実施の形態１に係る周波数変換器の動作について説明する。ＲＦ信号は、ＲＦ差動信号入力端子５，６から入力される。当該ＲＦ信号は、周波数変換素子１〜４のソース端子に印加される。また、ＬＯ信号は、ＬＯ差動信号入力端子７，８から入力される。当該ＬＯ信号は、周波数変換素子１〜４のゲート端子に印加される。これにより、周波数変換素子１〜４は、ＲＦ信号に対して、電圧―電流変換を行うとともに、ＬＯ信号を用いてスイッチング動作を行ってＩＦ信号に周波数変換する。当該ＩＦ信号は、負荷インピーダンス素子１１，１２により、電流―電圧変換されて、ＩＦ差動信号出力端子９，１０から出力される。このとき、ＤＣ電位検出回路２０は、周波数変換素子１〜４のソース端子におけるＤＣ電位を検出し、検出したＤＣ電位に応じた電圧を出力する。また、バイアス生成回路２１は、ＤＣ電位検出回路２０の出力電圧に応じて、周波数変換素子１〜４に印加するゲートバイアス電圧を生成する。

次に、本実施の形態１に係る周波数変換器の動作原理について説明する。

電流源１７，１８からの電流は、一定値に保持されている。そのため、ＲＦ差動信号入力端子５，６に入力される入力電力（以下、ＲＦ入力電力と呼ぶ）が増加すると、周波数変換素子１〜４のソース端子におけるＤＣ電位が増加する。そのため、周波数変換素子１〜４のゲート―ソース間電圧が低下し、オーバードライブ電圧が不足する。これにより、周波数変換素子１〜４から出力される信号の歪み成分が増加する。これを防止するために、周波数変換素子１〜４のゲートバイアス電圧を高く設定することで、ＩＦ信号の歪み成分を抑制することができる。しかしながら、ゲートバイアス電圧の増加に伴い、アイドル電流が増加してしまう。図４の比較例では、この問題が発生する。

そのため、本実施の形態１では、以下の方法により、ＲＦ入力電力が増加した場合においても、周波数変換素子１〜４のゲート―ソース間電圧が低下しないように動作する。

実施の形態１に係る周波数変換器では、ＤＣ電位検出回路２０が、ＲＦ入力電力の増加に伴う周波数変換素子１〜４のソース端子におけるＤＣ電位の増加を検出する。ＤＣ電位検出回路２０は、検出したＤＣ電位に応じた電圧を、バイアス生成回路２１に出力する。バイアス生成回路２１は、ＤＣ電位検出回路２０からの出力電圧に応じて、周波数変換素子１〜４のゲートバイアス電圧を増加させる。

このようにして、実施の形態１に係る周波数変換器では、ＲＦ入力電力の増加時に、それに応じて、周波数変換素子１〜４のゲート―ソース間電圧を増加させることができる。その結果、オーバードライブ電圧が確保され、ＩＦ信号の歪み成分を抑制することができる。これにより、ＩＦ信号の高い線形性を得ることができる。

また、上述のように、バイアス生成回路２１が、ゲートバイアス電圧を制御するため、アイドル動作時のゲートバイアス電圧は低く設定しておくことが可能である。例えば、ＲＦ入力電力の増加時には周波数変換素子１〜４のオーバードライブ電圧を０．２Ｖ〜０．３Ｖとすることで良好な線形性を得ることができるが、アイドル動作時にはオーバードライブ電圧が０．２Ｖ以下となるようにゲートバイアス電圧を減少させる。そのため、周波数変換器を低アイドル電流で動作させることができるので、消費電力の増加を抑制することができる。

また、ＲＦ入力電力が増加した場合には、それに応じて、ゲートバイアス電圧を増加させることで、高い線形性を得ることができる。また、ＲＦ入力電力が増加した分に合わせて、その分だけ、ゲートバイアス電圧を増加させるため、動作期間の大半を占めるアイドル動作時の消費電力を抑制することができる。

以上のように、本実施の形態１に係る周波数変換器は、ＲＦ信号を入力する周波数変換素子１〜４のソース端子におけるＤＣ電位変化を検出するＤＣ電位検出回路２０と、検出結果に応じてゲートバイアス電圧を生成するバイアス生成回路２１とを備えている。これにより、アイドル動作時のバイアス電圧を低く設定して、周波数変換器を低アイドル電流動作とした場合においても、ＲＦ入力電力の増加時には、ゲートバイアス電圧を増加させることができるので、ＩＦ信号の高い線形性を実現することができる。

なお、本実施の形態１では、周波数変換素子１〜４が、ＮＭＯＳトランジスタを備えて構成される例を挙げて説明したが、その場合に限らず、周波数変換素子１〜４は、例えばバイポーラトランジスタ（BJT：Bipolar Junction Transistor）を備えて構成されていてもよい。その場合においても、同じ効果が得られる。その場合、ＮＭＯＳトランジスタにおけるゲート、ドレイン、ソースは、ＢＪＴにおけるベース、コレクタ、エミッタに置き換わる。

また、本実施の形態１におけるＤＣ電位検出回路２０は、差動間に接続した抵抗の中点からＤＣ電圧を出力する構成としても良い。その場合、ＲＦ入力インピーダンスと比較して十分に高い抵抗値とすることで、ＲＦ入力整合に影響を与えることなくＤＣ電位を検出することができる。

図２は、この発明の本実施の形態１に係る周波数変換器の変形例を示す回路図である。図１と図２との違いは、図２においては、インピーダンス素子３１，３２が追加されており、また、図１の電流源１８が設置されていない。インピーダンス素子３１，３２は直列接続されている。以下では、インピーダンス素子３１，３２の接続点を、接続点４２と呼ぶこととする。また、ＤＣ電位検出回路２０は、接続点４２と電流源１７との間に接続されている。

インピーダンス素子３１は、周波数変換素子１，２のソース端子に接続されている。インピーダンス素子３２は、周波数変換素子３，４のソース端子に接続されている。インピーダンス素子３１，３２は、ＲＦ差動信号入力端子５，６に入力されるＲＦ信号に対して、ＲＦ入力整合を行う。また、ＤＣ電位検出回路２０は、ＲＦ信号に対して仮想接地点となるインピーダンス素子３１，３２の接続点４２に接続されている。そのため、ＤＣ電位検出回路２０は、差動形式のＲＦ信号に影響を与えることなく、周波数変換素子１〜４のソース端子のＤＣ電位変動を検出することができる。

本実施の形態１においては、図１および図２のいずれの構成にしてもよい。いずれの構成においても、同様の動作を行い、同様の効果が得られる。

実施の形態２．
図３は、この発明の実施の形態２に係る周波数変換器の構成を示す図である。実施の形態２に係る周波数変換器においては、図３に示すように、上記の実施の形態１におけるバイアス生成回路２１を、温度比例電流源２２と、第１のトランジスタ２３と、第２及び第３のトランジスタ２４，２５と、第４のトランジスタ２６と、バイアス抵抗２７，２８とを備えて構成している。

以下、バイアス生成回路２１の各構成要素について説明する。

温度比例電流源２２は、周波数変換器内に設けられ、電源端子１９に供給される外部電源からの電力を用いて、周波数変換器のデバイス温度に比例する電流を出力する。なお、周波数変換器のデバイス温度とは、周波数変換器を構成するトランジスタの接合温度である。

第１のトランジスタ２３は、例えばＮＭＯＳトランジスタを備えて構成されている。第１のトランジスタ２３のゲート端子には、ＤＣ電位検出回路２０からの出力電圧が入力さされる。第１のトランジスタ２３のソース端子は接地され、ドレイン端子は、第２のトランジスタ２４および第３のトランジスタ２５に接続されている。第１のトランジスタ２３は、ＤＣ電位検出回路２０から出力される出力電圧に応じて、ドレイン端子から出力するドレイン電流を変化させる。具体的には、第１のトランジスタ２３においては、ＤＣ電位検出回路２０から出力される出力電圧が増加した場合、それに応じて、ドレイン端子から出力するドレイン電流が増加する。以下、当該ドレイン電流を、第１の電流と呼ぶこととする。

ここで、実施の形態１で説明したように、ＲＦ入力電力の増加時には、周波数変換素子１〜４のソース端子におけるＤＣ電位が増加する。ＤＣ電位検出回路２０は、ＤＣ電位に応じた電圧を出力する。そのため、ＲＦ入力電力の増加時には、第１のトランジスタ２３から出力される第１の電流が増加する。

また、第２のトランジスタ２４と第３のトランジスタ２５とは、例えばＰＭＯＳトランジスタ（p-Channel Metal-Oxide Semiconductor）を備えて構成されている。第２のトランジスタ２４と第３のトランジスタ２５とは、第１のトランジスタ２３からの第１の電流を基準電流として、カレントミラー回路を構成している。当該カレントミラー回路を、以下では、第１のカレントミラー回路と呼ぶこととする。第２のトランジスタ２４および第３のトランジスタ２５は、第１のトランジスタ２３からの第１の電流を予め設定されたカレントミラー比で出力して、温度比例電流源２２から出力される出力電流に加算させる。以下では、この加算後の電流を、第２の電流と呼ぶこととする。

なお、第２および第３のトランジスタ２４，２５のトランジスタサイズ比は、１：１として、カレントミラー比を１としてもよい。あるいは、第２および第３のトランジスタ２４，２５のトランジスタサイズ比を１：Ｍとし、ここで、Ｍは２以上の任意の自然数とする。このように、トランジスタサイズ比を１：Ｍに設定することで、カレントミラー比Ｍを２以上としてもよい。その場合には、ＤＣ電位検出回路２０によって検出されたＤＣ電位の増加量に対するゲートバイアス電圧の増加量を大きくすることができるので、より高い線形性を得ることができる。

バイアス抵抗２７は、第４のトランジスタ２６と周波数変換素子２，３のゲート端子との間に接続されている。

バイアス抵抗２８は、第４のトランジスタ２６と周波数変換素子１，４のゲート端子との間に接続されている。

第４のトランジスタ２６は、例えばＮＭＯＳトランジスタを備えて構成されている。第４のトランジスタ２６と周波数変換素子１〜４とは、第２の電流を基準電流として、カレントミラー回路を構成している。以下では、当該カレントミラー回路を、第２のカレントミラー回路と呼ぶこととする。第４のトランジスタ２６には、第２の電流が供給される。第４のトランジスタ２６は、バイアス抵抗２７，２８を介して、第２の電流を予め設定されたカレントミラー比で出力して、バイアス電圧を周波数変換素子１〜４のゲート端子に印加する。なお、第４のトランジスタ２６と周波数変換素子１〜４のトランジスタサイズ比は、１：１として、カレントミラー比を１としてもよい。あるいは、第４のトランジスタ２６と周波数変換素子１〜４のトランジスタサイズ比を１：Ｍとしてもよい。

次に、本実施の形態２に係る周波数変換器の動作について説明する。

第１のトランジスタ２３は、ＤＣ電位検出回路２０から出力される出力電圧に応じた第１の電流を出力する。第２のトランジスタ２４および第３のトランジスタ２５は、第１のトランジスタ２３からの第１の電流を、予め設定されたカレントミラー比で出力して、温度比例電流源２２から出力される出力電流に加算させて、第２の電流を出力する。このとき、温度比例電流源２２は、周波数変換器のデバイス温度に比例した電流を出力する。第４のトランジスタ２６は、第２の電流を用いて、バイアス電圧を生成し、このバイアス電圧を、周波数変換素子１〜４のゲート端子に印加する。

このように、本実施の形態２においても、実施の形態１と同様に、ＤＣ電位検出回路２０から出力される出力電圧に応じてバイアス電圧を制御するようにしたため、実施の形態１と同様に、アイドル動作時のバイアス電圧を低く設定しておくことができる。また、周波数変換器を低アイドル電流動作とした場合においても、ＲＦ入力電力増加時には、ゲートバイアス電圧を増加させることができるので、ＩＦ信号の高い線形性を実現することができる。

さらに、本実施の形態２では、温度比例電流源２２を用いている。本実施の形態２では、温度比例電流源２２を設けることで、周波数変換素子１〜４に与えるゲートバイアス電圧をデバイス温度に比例させることができる。これにより、デバイス温度が閾値よりも高くなった場合においても、線形性の劣化を抑制することができる。

なお、電流源は、必ずしも温度比例電流源でなくてもよい。温度比例電流源でなく、デバイス温度に依存しない定電流源を用いるようにしてもよい。しかしながら、定電流源で電流を供給する場合には、デバイス温度が予め設定された閾値以上に上昇すると、周波数変換素子１〜４のオーバードライブ電圧が低下する。これにより、出力信号の歪み成分がやや増加する。このように、デバイス温度が上昇すると、常温時と比較して、周波数変換器の出力信号の線形性がやや劣化するため、温度比例電流源を用いることが、より望ましい。

以上のように、本実施の形態２においても、ＤＣ電位検出回路２０とバイアス生成回路２１とを備えるようにしたので、上記の実施の形態１と同様の効果を得ることができる。

本実施の形態２では、ＲＦ入力電力の増加時には、周波数変換素子１〜４のソース端子におけるＤＣ電位の増加に応じて、第１のトランジスタ２３から出力される第１の電流が増加する。第１の電流は、第１のカレントミラー回路を介して、温度比例電流源２２から供給される電流に加算されて、第２の電流となる。次に、第２のカレントミラー回路が、第２の電流を用いて、周波数変換素子１〜４にバイアス電圧を印加する。その結果、実施の形態１と同様に、周波数変換素子１〜４のゲート−ソース間電圧が増加する。これにより、オーバードライブ電圧が確保できるので、周波数変換器の出力信号の歪み成分を抑制することができる。以上により、周波数変換器の線形性を向上させることができる。

さらに、実施の形態２においては、第２および第３のトランジスタ２４，２５のトランジスタサイズ比を１：Ｍとし、Ｍは２以上の任意の自然数として、カレントミラー比Ｍを２以上としてもよい。その場合、ＤＣ電位検出回路２０によって検出されたＤＣ電位の増加量に対するゲートバイアス電圧の増加量を大きくすることができるので、より高い線形性を得ることができる。

さらに、本実施の形態２によれば、バイアス生成回路２１が、温度比例電流源２２を備えている。そのため、周波数変換素子１〜４のゲートバイアス電圧において、デバイス温度の上昇分を補償することができる。これにより、低アイドル電流動作において、ＲＦ入力電力の増加時およびデバイス高温時の両方の場合の線形性の劣化を抑制する効果がある。

本発明は、当該発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは、各実施の形態の任意の構成要素の変形、もしくは、各実施の形態において任意の構成要素の省略が可能である。

１，２，３，４周波数変換素子、５，６ＲＦ差動信号入力端子、７，８ＬＯ差動信号入力端子、９，１０ＩＦ差動信号出力端子、１１，１２負荷インピーダンス素子、１３，１４，１５，１６ＤＣカット容量、１７，１８電流源、１９電源端子、２０ＤＣ電位検出回路、２１バイアス生成回路、２２温度比例電流源、２３第１のトランジスタ、２４第２のトランジスタ、２５第３のトランジスタ、２６第４のトランジスタ、２７，２８バイアス抵抗、３１，３２インピーダンス素子。

Claims

ＲＦ信号とＬＯ信号とが入力され、前記ＲＦ信号に対して、電圧−電流変換を行うとともに、前記ＬＯ信号を用いて周波数変換を行って、ＩＦ信号を出力する周波数変換素子と、
前記ＲＦ信号の入力電力に応じて変化する前記周波数変換素子のＤＣ電位を検出するＤＣ電位検出回路と、
前記ＤＣ電位検出回路により検出された前記ＤＣ電位に基づいて、前記周波数変換素子に印加するバイアス電圧を生成するバイアス生成回路と
を備え、
前記バイアス生成回路は、前記ＤＣ電位検出回路により検出される前記ＤＣ電位の増加に応じて、前記バイアス電圧を増加させる、
周波数変換器であって、
前記バイアス生成回路は、
電流源と、
前記ＤＣ電位検出回路により検出される前記ＤＣ電位に応じた第１の電流を出力する第１のトランジスタと、
前記第１の電流を基準電流として第１のカレントミラー回路を構成して、予め設定されたカレントミラー比に基づいて、前記第１の電流を、前記電流源から供給される電流に加算することで、第２の電流を出力する第２のトランジスタおよび第３のトランジスタと、
前記第２の電流を基準電流として前記周波数変換素子と共に、第２のカレントミラー回路を構成して、前記周波数変換素子に印加する前記バイアス電圧を生成する、第４のトランジスタと
を有する、周波数変換器。
前記第２のトランジスタと前記第３のトランジスタとのサイズ比は１：１に設定され、前記カレントミラー比は１である、
請求項１に記載の周波数変換器。
前記第２のトランジスタと前記第３のトランジスタとのサイズ比は１：Ｍに設定され、ここで、Ｍは２以上の任意の自然数であり、前記カレントミラー比はＭである、
請求項１に記載の周波数変換器。
前記電流源は、前記周波数変換器の内部温度に比例する電流を出力する温度比例電流源から構成されている、
請求項１から３までのいずれか１項に記載の周波数変換器。