JP2002016454A - 差動増幅回路，出力段回路および電圧制御発振回路 - Google Patents
差動増幅回路，出力段回路および電圧制御発振回路Info
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- JP2002016454A JP2002016454A JP2000198002A JP2000198002A JP2002016454A JP 2002016454 A JP2002016454 A JP 2002016454A JP 2000198002 A JP2000198002 A JP 2000198002A JP 2000198002 A JP2000198002 A JP 2000198002A JP 2002016454 A JP2002016454 A JP 2002016454A
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Abstract
(57)【要約】
【課題】 低電源電圧で動作すると共に、電源雑音の影
響を受けにくい差動増幅回路，出力段回路および電圧制
御発振回路を提供する。 【解決手段】 低電源電圧で動作する差動増幅回路を三
段以上リング状に接続すると共に、各差動増幅回路を、
ソース電極を接地した差動トランジスタと、差動トラン
ジスタに対してそれぞれ接続された二つの負荷回路と、
上記差動トランジスタおよび各負荷回路に対してそれぞ
れバイアス電圧を印加するバイアス用トランジスタと、
を設けて、一方の負荷回路が、ダイオード接続されたト
ランジスタから構成されていて、他方の負荷回路が、ゲ
ート電極とドレイン電極が互いに反対極性の出力端子に
接続されることにより、負性抵抗として動作するトラン
ジスタを有する正帰還回路であり、上記バイアス用トラ
ンジスタのゲート電極が制御端子に接続される。
響を受けにくい差動増幅回路，出力段回路および電圧制
御発振回路を提供する。 【解決手段】 低電源電圧で動作する差動増幅回路を三
段以上リング状に接続すると共に、各差動増幅回路を、
ソース電極を接地した差動トランジスタと、差動トラン
ジスタに対してそれぞれ接続された二つの負荷回路と、
上記差動トランジスタおよび各負荷回路に対してそれぞ
れバイアス電圧を印加するバイアス用トランジスタと、
を設けて、一方の負荷回路が、ダイオード接続されたト
ランジスタから構成されていて、他方の負荷回路が、ゲ
ート電極とドレイン電極が互いに反対極性の出力端子に
接続されることにより、負性抵抗として動作するトラン
ジスタを有する正帰還回路であり、上記バイアス用トラ
ンジスタのゲート電極が制御端子に接続される。
Description
【０００１】
【発明の属する技術分野】本発明は、低電源電圧で使用
する差動増幅回路，出力段回路および電圧制御発振回路
に関する。
する差動増幅回路，出力段回路および電圧制御発振回路
に関する。
【０００２】
【従来の技術】従来、電圧制御発振回路は、例えば数１
００ＭＨｚの周波数のクロック発生回路に使用する場合
があり、一般的に高周波回路を構成しているが、近年Ｃ
ＭＯＳ−ＬＳＩ化が要求されてきている。このため、例
えば図７に示すようなＣＭＯＳ素子を使用した電圧制御
発振回路が提案されている。
００ＭＨｚの周波数のクロック発生回路に使用する場合
があり、一般的に高周波回路を構成しているが、近年Ｃ
ＭＯＳ−ＬＳＩ化が要求されてきている。このため、例
えば図７に示すようなＣＭＯＳ素子を使用した電圧制御
発振回路が提案されている。
【０００３】図７において、電圧制御発振回路１００
は、複数の増幅回路１１０，１２０，・・・，１３０を
リング状に接続することにより構成されている。個々の
増幅回路１１０，１２０，・・・，１３０は、それぞれ
ＰＭＯＳトランジスタ１１１，１２１，・・・，１３１
とＮＭＯＳトランジスタ１１２，１２２，・・・，１３
２から成るインバータ回路の接地電源と高電位電源に対
して、それぞれ電流制限用のＭＯＳトランジスタ１１
３，１２３，・・・，１３３および１１４，１２４，・
・・，１３４を接続することにより、構成されている。
そして、各増幅回路１１０，１２０，・・・，１３０
は、それぞれのインバータ回路が順次に直列に接続され
ると共に、最終段の増幅回路１３０のインバータ回路
が、初段の増幅回路１１０に接続されることにより、リ
ング状に接続されている。なお、最終段の増幅回路１３
０のインバータ回路は、出力端子１５１にも接続されて
いる。
は、複数の増幅回路１１０，１２０，・・・，１３０を
リング状に接続することにより構成されている。個々の
増幅回路１１０，１２０，・・・，１３０は、それぞれ
ＰＭＯＳトランジスタ１１１，１２１，・・・，１３１
とＮＭＯＳトランジスタ１１２，１２２，・・・，１３
２から成るインバータ回路の接地電源と高電位電源に対
して、それぞれ電流制限用のＭＯＳトランジスタ１１
３，１２３，・・・，１３３および１１４，１２４，・
・・，１３４を接続することにより、構成されている。
そして、各増幅回路１１０，１２０，・・・，１３０
は、それぞれのインバータ回路が順次に直列に接続され
ると共に、最終段の増幅回路１３０のインバータ回路
が、初段の増幅回路１１０に接続されることにより、リ
ング状に接続されている。なお、最終段の増幅回路１３
０のインバータ回路は、出力端子１５１にも接続されて
いる。
【０００４】また、各増幅回路１１０，１２０，・・
・，１３０の電流制限用のＭＯＳトランジスタ１１３，
１２３，・・・，１３３は、それぞれゲート電極が互い
に並列に接続されると共に、さらにバイアス電圧発生用
のＭＯＳトランジスタ１４１のゲート電極とドレイン電
極にも接続され、また電流制限用のＭＯＳトランジスタ
１１４，１２４，・・・，１３４は、それぞれゲート電
極が互いに並列に接続されると共に、さらに定電流源用
のＭＯＳトランジスタ１４２のゲート電極にも接続され
ている。ここで、上記バイアス電圧発生のＭＯＳトラン
ジスタ１４１及び定電流源用のＭＯＳトランジスタ１４
２は、高電位電源と接地電源の間で互い直列に接続され
ると共に、ＭＯＳトランジスタ１４２のゲート電極が、
バイアス端子１５２に接続される。
・，１３０の電流制限用のＭＯＳトランジスタ１１３，
１２３，・・・，１３３は、それぞれゲート電極が互い
に並列に接続されると共に、さらにバイアス電圧発生用
のＭＯＳトランジスタ１４１のゲート電極とドレイン電
極にも接続され、また電流制限用のＭＯＳトランジスタ
１１４，１２４，・・・，１３４は、それぞれゲート電
極が互いに並列に接続されると共に、さらに定電流源用
のＭＯＳトランジスタ１４２のゲート電極にも接続され
ている。ここで、上記バイアス電圧発生のＭＯＳトラン
ジスタ１４１及び定電流源用のＭＯＳトランジスタ１４
２は、高電位電源と接地電源の間で互い直列に接続され
ると共に、ＭＯＳトランジスタ１４２のゲート電極が、
バイアス端子１５２に接続される。
【０００５】このような構成の電圧制御発振回路１００
によれば、バイアス端子１５２に印加されるバイアス電
圧に応じて、各増幅回路１１０，１２０，・・・，１３
０を介して、所定の発振周波数の信号が出力端子１５１
から出力されることになる。
によれば、バイアス端子１５２に印加されるバイアス電
圧に応じて、各増幅回路１１０，１２０，・・・，１３
０を介して、所定の発振周波数の信号が出力端子１５１
から出力されることになる。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな構成の電圧制御発振回路１００においては、各増幅
回路１１０，１２０，・・・，１３０のインバータ回路
と直列に接続された電流制限用のＭＯＳトランジスタ１
１３，１１４，１２３，１２４，・・・，１３３，１３
４は、定電流源として電流を制限する動作を行なうため
に、これらのＭＯＳトランジスタ１１３，１１４，１２
３，１２４，・・・，１３３，１３４のソース電極とド
レイン電極の間には電圧差が必要である。したがって、
電源電圧即ち高電位電源と接地電源との間の電圧の低減
が困難である。また、各増幅回路１１０，１２０，・・
・，１３０は、インバータ回路により構成されているの
で、出力が反転するスレッショルド電圧は、上記電源電
圧に依存することになる。このため、電源電圧の雑音に
よって、誤動作が発生し、発振周波数の変動が生じやす
いという問題があった。
うな構成の電圧制御発振回路１００においては、各増幅
回路１１０，１２０，・・・，１３０のインバータ回路
と直列に接続された電流制限用のＭＯＳトランジスタ１
１３，１１４，１２３，１２４，・・・，１３３，１３
４は、定電流源として電流を制限する動作を行なうため
に、これらのＭＯＳトランジスタ１１３，１１４，１２
３，１２４，・・・，１３３，１３４のソース電極とド
レイン電極の間には電圧差が必要である。したがって、
電源電圧即ち高電位電源と接地電源との間の電圧の低減
が困難である。また、各増幅回路１１０，１２０，・・
・，１３０は、インバータ回路により構成されているの
で、出力が反転するスレッショルド電圧は、上記電源電
圧に依存することになる。このため、電源電圧の雑音に
よって、誤動作が発生し、発振周波数の変動が生じやす
いという問題があった。
【０００７】これに対して、特許第２５５６２６５号に
は、低電源電圧で動作する差動増幅回路および電圧制御
発振回路が開示されているが、これらは動作の高速性と
汎用性を失うことなく、図７の従来技術と比較して低電
源電圧で動作することができるようにはなっているが、
最先端の微細化プロセスで標準化されている１．５Ｖの
電源電圧に対応するには至っていない。
は、低電源電圧で動作する差動増幅回路および電圧制御
発振回路が開示されているが、これらは動作の高速性と
汎用性を失うことなく、図７の従来技術と比較して低電
源電圧で動作することができるようにはなっているが、
最先端の微細化プロセスで標準化されている１．５Ｖの
電源電圧に対応するには至っていない。
【０００８】本発明は、上記の問題を解決すべくなされ
たものであり、低電源電圧で動作すると共に、電源雑音
の影響を受けにくい差動増幅回路，出力段回路および電
圧制御発振回路の提供を目的とする。
たものであり、低電源電圧で動作すると共に、電源雑音
の影響を受けにくい差動増幅回路，出力段回路および電
圧制御発振回路の提供を目的とする。
【０００９】
【課題を解決するための手段】この目的を達成するた
め、本発明の請求項１記載の差動増幅回路は、非反転入
力端子，反転入力端子と非反転出力端子，反転出力端子
そして制御端子を有する差動増幅回路において、ソース
電極を接地し、ゲート電極をそれぞれ非反転入力端子お
よび反転入力端子に接続し、ドレイン電極をそれぞれ非
反転出力端子および反転出力端子に接続した差動トラン
ジスタと、差動トランジスタに対してそれぞれ接続され
た二つの負荷回路と、上記差動トランジスタおよび各負
荷回路に対してそれぞれバイアス電圧を印加するバイア
ス用トランジスタとを設け、一方の負荷回路が、ダイオ
ード接続されたトランジスタから構成されていて、他方
の負荷回路が、ゲート電極とドレイン電極が互いに反対
極性の出力端子に接続されることにより、負性抵抗とし
て動作するトランジスタを有する正帰還回路であり、上
記バイアス用トランジスタのゲート電極が制御端子に接
続されている構成としてある。
め、本発明の請求項１記載の差動増幅回路は、非反転入
力端子，反転入力端子と非反転出力端子，反転出力端子
そして制御端子を有する差動増幅回路において、ソース
電極を接地し、ゲート電極をそれぞれ非反転入力端子お
よび反転入力端子に接続し、ドレイン電極をそれぞれ非
反転出力端子および反転出力端子に接続した差動トラン
ジスタと、差動トランジスタに対してそれぞれ接続され
た二つの負荷回路と、上記差動トランジスタおよび各負
荷回路に対してそれぞれバイアス電圧を印加するバイア
ス用トランジスタとを設け、一方の負荷回路が、ダイオ
ード接続されたトランジスタから構成されていて、他方
の負荷回路が、ゲート電極とドレイン電極が互いに反対
極性の出力端子に接続されることにより、負性抵抗とし
て動作するトランジスタを有する正帰還回路であり、上
記バイアス用トランジスタのゲート電極が制御端子に接
続されている構成としてある。
【００１０】差動増幅回路をこのような構成とすると、
ゲート電極とドレイン電極が互いに反対極性の出力端子
に接続された負荷トランジスタの正帰還効果によって、
同相利得より大きい差動利得を得ることができると共
に、高電位電源から接地電源までに至る電流パスで、直
列に接続される素子の個数が、差動トランジスタとバイ
アス用トランジスタの二個であることから、高電位電源
すなわち電源電圧を低くしても、各素子（トランジス
タ）に十分な電圧が印加されることになり、各素子を確
実に動作させることができる。さらに、差動増幅を行な
っているので、電源電圧により動作するインバータ回路
が不要であり、電源雑音等による発振周波数変動を抑制
することができる。
ゲート電極とドレイン電極が互いに反対極性の出力端子
に接続された負荷トランジスタの正帰還効果によって、
同相利得より大きい差動利得を得ることができると共
に、高電位電源から接地電源までに至る電流パスで、直
列に接続される素子の個数が、差動トランジスタとバイ
アス用トランジスタの二個であることから、高電位電源
すなわち電源電圧を低くしても、各素子（トランジス
タ）に十分な電圧が印加されることになり、各素子を確
実に動作させることができる。さらに、差動増幅を行な
っているので、電源電圧により動作するインバータ回路
が不要であり、電源雑音等による発振周波数変動を抑制
することができる。
【００１１】請求項２記載の差動増幅回路は、上記差動
トランジスタおよび負荷回路の各トランジスタが、それ
ぞれＮＭＯＳトランジスタである構成としてある。請求
項３記載の差動増幅回路は、上記バイアス用トランジス
タが、それぞれＰＭＯＳトランジスタである構成として
ある。差動増幅回路をこのような構成とすると、差動増
幅回路を構成する各トランジスタが、同一半導体基板上
に形成されることにより、全体としてＣＭＯＳ−ＬＳＩ
として、小型に構成することができると共に、これらの
トランジスタの寸法を適宜に選定することによって、同
相利得を１以下にし、かつ差動利得を１以上の値に設定
することができる。
トランジスタおよび負荷回路の各トランジスタが、それ
ぞれＮＭＯＳトランジスタである構成としてある。請求
項３記載の差動増幅回路は、上記バイアス用トランジス
タが、それぞれＰＭＯＳトランジスタである構成として
ある。差動増幅回路をこのような構成とすると、差動増
幅回路を構成する各トランジスタが、同一半導体基板上
に形成されることにより、全体としてＣＭＯＳ−ＬＳＩ
として、小型に構成することができると共に、これらの
トランジスタの寸法を適宜に選定することによって、同
相利得を１以下にし、かつ差動利得を１以上の値に設定
することができる。
【００１２】請求項４記載の差動増幅回路は、非反転入
力端子，反転入力端子と非反転出力端子，反転出力端子
そして制御端子を有する差動増幅回路において、ソース
電極を接地した６個のＮＭＯＳトランジスタと、ソース
電極を高電位電源に接続した２個のＰＭＯＳトランジス
タと、を有し、第一のＮＭＯＳトランジスタに関して、
ゲート電極を上記非反転入力端子に接続し、ドレイン電
極を反転出力端子に接続すると共に、第二のＮＭＯＳト
ランジスタに関して、ゲート電極を上記反転入力端子に
接続し、ドレイン電極を非反転出力端子に接続して、第
三のＮＭＯＳトランジスタに関して、ゲート電極とドレ
イン電極を反転出力端子に接続すると共に、第四のＮＭ
ＯＳトランジスタに関して、ゲート電極とドレイン電極
を非反転出力端子に接続して、第五のＮＭＯＳトランジ
スタに関して、ゲート電極を非反転出力端子に接続し、
ドレイン電極を反転出力端子に接続して、第六のＮＭＯ
Ｓトランジスタに関して、ゲート電極を反転出力端子に
接続し、ドレイン電極を非反転出力端子に接続して、さ
らに、第一のＰＭＯＳトランジスタに関して、ゲート電
極を上記制御端子に接続し、ドレイン電極を反転出力端
子に接続すると共に、第二のＰＭＯＳトランジスタに関
して、ゲート電極を上記制御端子に接続し、ドレイン電
極を非反転出力端子に接続する構成としてある。
力端子，反転入力端子と非反転出力端子，反転出力端子
そして制御端子を有する差動増幅回路において、ソース
電極を接地した６個のＮＭＯＳトランジスタと、ソース
電極を高電位電源に接続した２個のＰＭＯＳトランジス
タと、を有し、第一のＮＭＯＳトランジスタに関して、
ゲート電極を上記非反転入力端子に接続し、ドレイン電
極を反転出力端子に接続すると共に、第二のＮＭＯＳト
ランジスタに関して、ゲート電極を上記反転入力端子に
接続し、ドレイン電極を非反転出力端子に接続して、第
三のＮＭＯＳトランジスタに関して、ゲート電極とドレ
イン電極を反転出力端子に接続すると共に、第四のＮＭ
ＯＳトランジスタに関して、ゲート電極とドレイン電極
を非反転出力端子に接続して、第五のＮＭＯＳトランジ
スタに関して、ゲート電極を非反転出力端子に接続し、
ドレイン電極を反転出力端子に接続して、第六のＮＭＯ
Ｓトランジスタに関して、ゲート電極を反転出力端子に
接続し、ドレイン電極を非反転出力端子に接続して、さ
らに、第一のＰＭＯＳトランジスタに関して、ゲート電
極を上記制御端子に接続し、ドレイン電極を反転出力端
子に接続すると共に、第二のＰＭＯＳトランジスタに関
して、ゲート電極を上記制御端子に接続し、ドレイン電
極を非反転出力端子に接続する構成としてある。
【００１３】差動増幅回路をこのような構成とすると、
ゲート電極とドレイン電極が互いに反対極性の出力端子
に接続された負荷トランジスタとしての第五及び第六の
ＮＭＯＳトランジスタの正帰還効果によって、同相利得
より大きい差動利得を得ることができると共に、高電位
電源から接地電源までに至る電流パスで、直列に接続さ
れる素子の個数が、差動トランジスタとしての第一及び
第二のＮＭＯＳトランジスタとバイアス用トランジスタ
としての第一及び第二のＰＭＯＳトランジスタの二個で
あることから、高電位電源すなわち電源電圧を低くして
も、各素子（トランジスタ）に十分な電圧が印加される
ことになり、各素子を確実に動作させることができる。
ゲート電極とドレイン電極が互いに反対極性の出力端子
に接続された負荷トランジスタとしての第五及び第六の
ＮＭＯＳトランジスタの正帰還効果によって、同相利得
より大きい差動利得を得ることができると共に、高電位
電源から接地電源までに至る電流パスで、直列に接続さ
れる素子の個数が、差動トランジスタとしての第一及び
第二のＮＭＯＳトランジスタとバイアス用トランジスタ
としての第一及び第二のＰＭＯＳトランジスタの二個で
あることから、高電位電源すなわち電源電圧を低くして
も、各素子（トランジスタ）に十分な電圧が印加される
ことになり、各素子を確実に動作させることができる。
【００１４】また、差動増幅を行なっているので、電源
電圧により動作するインバータ回路が不要であり、電源
雑音等による発振周波数変動を抑制することができる。
さらに、各トランジスタがＮＭＯＳトランジスタまたは
ＰＭＯＳトランジスタとして構成されていることによ
り、差動増幅回路を構成する各トランジスタが、同一半
導体基板上に形成されることにより、全体としてＣＭＯ
Ｓ−ＬＳＩとして、小型に構成することができると共
に、これらのトランジスタの寸法を適宜に選定すること
によって、同相利得を１以下にし、かつ差動利得を１以
上の値に設定することができる。
電圧により動作するインバータ回路が不要であり、電源
雑音等による発振周波数変動を抑制することができる。
さらに、各トランジスタがＮＭＯＳトランジスタまたは
ＰＭＯＳトランジスタとして構成されていることによ
り、差動増幅回路を構成する各トランジスタが、同一半
導体基板上に形成されることにより、全体としてＣＭＯ
Ｓ−ＬＳＩとして、小型に構成することができると共
に、これらのトランジスタの寸法を適宜に選定すること
によって、同相利得を１以下にし、かつ差動利得を１以
上の値に設定することができる。
【００１５】また、この目的を達成するため、本発明の
請求項５記載の出力段回路は、非反転入力端子，反転入
力端子と論理出力端子そして制御端子を有する出力段回
路において、ソース電極を接地し、ゲート電極をそれぞ
れ非反転入力端子及び反転入力端子に接続し、一方のド
レイン電極を論理出力端子に接続した差動トランジスタ
と、差動トランジスタに対してそれぞれ接続された負荷
回路およびバイアス用トランジスタと、を設けて、上記
負荷回路が、ゲート電極とドレイン電極が相互に接続さ
れている構成としてある。
請求項５記載の出力段回路は、非反転入力端子，反転入
力端子と論理出力端子そして制御端子を有する出力段回
路において、ソース電極を接地し、ゲート電極をそれぞ
れ非反転入力端子及び反転入力端子に接続し、一方のド
レイン電極を論理出力端子に接続した差動トランジスタ
と、差動トランジスタに対してそれぞれ接続された負荷
回路およびバイアス用トランジスタと、を設けて、上記
負荷回路が、ゲート電極とドレイン電極が相互に接続さ
れている構成としてある。
【００１６】出力段回路をこのような構成とすると、高
電位電源から接地電源までに至る電流パスで、直列に接
続される素子の個数が、差動トランジスタとバイアス用
トランジスタの二個であることから、高電位電源すなわ
ち電源電圧を低くしても、各素子（トランジスタ）に十
分な電圧が印加されることになり、各素子を確実に動作
させることができる。
電位電源から接地電源までに至る電流パスで、直列に接
続される素子の個数が、差動トランジスタとバイアス用
トランジスタの二個であることから、高電位電源すなわ
ち電源電圧を低くしても、各素子（トランジスタ）に十
分な電圧が印加されることになり、各素子を確実に動作
させることができる。
【００１７】請求項６記載の出力段回路は、上記差動ト
ランジスタが、それぞれＮＭＯＳトランジスタである構
成としてある。請求項７記載の出力段回路は、上記負荷
回路の各トランジスタおよびバイアス用トランジスタ
が、それぞれＰＭＯＳトランジスタである構成としてあ
る。出力段回路をこのような構成とすると、出力段回路
を構成する各トランジスタが、同一半導体基板上に形成
されることにより、全体としてＣＭＯＳ−ＬＳＩとし
て、小型に構成することができる。
ランジスタが、それぞれＮＭＯＳトランジスタである構
成としてある。請求項７記載の出力段回路は、上記負荷
回路の各トランジスタおよびバイアス用トランジスタ
が、それぞれＰＭＯＳトランジスタである構成としてあ
る。出力段回路をこのような構成とすると、出力段回路
を構成する各トランジスタが、同一半導体基板上に形成
されることにより、全体としてＣＭＯＳ−ＬＳＩとし
て、小型に構成することができる。
【００１８】請求項８記載の出力段回路は、非反転入力
端子，反転入力端子と論理出力端子そして制御端子を有
する差動増幅回路において、ソース電極を接地した２個
のＮＭＯＳトランジスタと、ソース電極を高電位電源に
接続した４個のＰＭＯＳトランジスタと、インバータ回
路と、を有し、第一のＮＭＯＳトランジスタに関して、
ゲート電極を上記非反転入力端子に接続し、ドレイン電
極を第一のＰＭＯＳトランジスタ，第三のＰＭＯＳトラ
ンジスタの各ドレイン電極，第四のＰＭＯＳトランジス
タのゲート電極そしてインバータ回路の入力端子と接続
すると共に、第二のＮＭＯＳトランジスタに関して、ゲ
ート電極を上記反転入力端子に接続し、ドレイン電極を
第二のＰＭＯＳトランジスタ，第四のＰＭＯＳトランジ
スタの各ドレイン電極，第三のＰＭＯＳトランジスタの
ゲート電極と接続して、さらに、第一のＰＭＯＳトラン
ジスタ及び第二のＰＭＯＳトランジスタの各ゲート電極
を制御端子に接続すると共に、インバータ回路の出力端
子を論理出力端子に接続する構成としてある。
端子，反転入力端子と論理出力端子そして制御端子を有
する差動増幅回路において、ソース電極を接地した２個
のＮＭＯＳトランジスタと、ソース電極を高電位電源に
接続した４個のＰＭＯＳトランジスタと、インバータ回
路と、を有し、第一のＮＭＯＳトランジスタに関して、
ゲート電極を上記非反転入力端子に接続し、ドレイン電
極を第一のＰＭＯＳトランジスタ，第三のＰＭＯＳトラ
ンジスタの各ドレイン電極，第四のＰＭＯＳトランジス
タのゲート電極そしてインバータ回路の入力端子と接続
すると共に、第二のＮＭＯＳトランジスタに関して、ゲ
ート電極を上記反転入力端子に接続し、ドレイン電極を
第二のＰＭＯＳトランジスタ，第四のＰＭＯＳトランジ
スタの各ドレイン電極，第三のＰＭＯＳトランジスタの
ゲート電極と接続して、さらに、第一のＰＭＯＳトラン
ジスタ及び第二のＰＭＯＳトランジスタの各ゲート電極
を制御端子に接続すると共に、インバータ回路の出力端
子を論理出力端子に接続する構成としてある。
【００１９】出力段回路をこのような構成とすると、高
電位電源から接地電源までに至る電流パスで、直列に接
続される素子の個数が、差動トランジスタとバイアス用
トランジスタの二個であることから、高電位電源すなわ
ち電源電圧を低くしても、各素子（トランジスタ）に十
分な電圧が印加されることになり、各素子を確実に動作
させることができる。さらに、出力段回路を構成する各
トランジスタが、同一半導体基板上に形成されることに
より、全体としてＣＭＯＳ−ＬＳＩとして、小型に構成
することができる。
電位電源から接地電源までに至る電流パスで、直列に接
続される素子の個数が、差動トランジスタとバイアス用
トランジスタの二個であることから、高電位電源すなわ
ち電源電圧を低くしても、各素子（トランジスタ）に十
分な電圧が印加されることになり、各素子を確実に動作
させることができる。さらに、出力段回路を構成する各
トランジスタが、同一半導体基板上に形成されることに
より、全体としてＣＭＯＳ−ＬＳＩとして、小型に構成
することができる。
【００２０】また、この目的を達成するため、本発明の
請求項９記載の電圧制御発振回路は、請求項１に記載の
少なくとも三個の差動増幅回路と、請求項５に記載の一
つの出力段回路とを有し、各差動増幅回路の出力端子
が、順次に次段の差動増幅回路の入力端子に接続される
と共に、最終段の差動増幅回路の出力端子が初段の差動
増幅回路の入力端子に直流で負帰還となるように接続さ
れ、最終段の差動増幅回路の出力端子が出力段回路の入
力端子に接続されると共に、各差動増幅回路の制御端子
および出力段回路のバイアス端子が、共通の外部制御端
子に接続されている構成としてある。
請求項９記載の電圧制御発振回路は、請求項１に記載の
少なくとも三個の差動増幅回路と、請求項５に記載の一
つの出力段回路とを有し、各差動増幅回路の出力端子
が、順次に次段の差動増幅回路の入力端子に接続される
と共に、最終段の差動増幅回路の出力端子が初段の差動
増幅回路の入力端子に直流で負帰還となるように接続さ
れ、最終段の差動増幅回路の出力端子が出力段回路の入
力端子に接続されると共に、各差動増幅回路の制御端子
および出力段回路のバイアス端子が、共通の外部制御端
子に接続されている構成としてある。
【００２１】電圧制御発振回路をこのような構成とする
と、各差動増幅回路及び出力段回路にて、高電位電源か
ら接地電源までに至る電流パスで、直列に接続される素
子（トランジスタ）の個数が最大で二個であることか
ら、高電位電源すなわち電源電圧を低くしても、各素子
（トランジスタ）を確実に動作させることができる。
と、各差動増幅回路及び出力段回路にて、高電位電源か
ら接地電源までに至る電流パスで、直列に接続される素
子（トランジスタ）の個数が最大で二個であることか
ら、高電位電源すなわち電源電圧を低くしても、各素子
（トランジスタ）を確実に動作させることができる。
【００２２】また、各差動増幅回路は、差動増幅を行な
っているので、電源雑音等による発振周波数変動を抑制
することができる。したがって、低電源電圧でも動作す
ると共に、電源雑音等の影響を受けにくい電圧制御発振
回路を構成することができ、この電圧制御発振回路を利
用してＰＬＬ回路を集積したＣＭＯＳ−ＬＳＩを容易に
構成することができる。
っているので、電源雑音等による発振周波数変動を抑制
することができる。したがって、低電源電圧でも動作す
ると共に、電源雑音等の影響を受けにくい電圧制御発振
回路を構成することができ、この電圧制御発振回路を利
用してＰＬＬ回路を集積したＣＭＯＳ−ＬＳＩを容易に
構成することができる。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。
て、図面を参照して説明する。
【００２４】［第一実施形態］まず、本発明による電圧
制御発振回路の第一の実施形態について、図１を参照し
て説明する。図１は、電圧制御発振回路の構成を示す回
路図である。
制御発振回路の第一の実施形態について、図１を参照し
て説明する。図１は、電圧制御発振回路の構成を示す回
路図である。
【００２５】図１に示すように、電圧制御発振回路１０
は、互いにリング状に接続された複数段の差動増幅回路
１１，１２，１３，１４，１５と、最終段の差動増幅回
路１５に接続された出力段回路１６と、制御端子１７お
よび出力端子１８と、から構成されている。
は、互いにリング状に接続された複数段の差動増幅回路
１１，１２，１３，１４，１５と、最終段の差動増幅回
路１５に接続された出力段回路１６と、制御端子１７お
よび出力端子１８と、から構成されている。
【００２６】各差動増幅回路１１〜１５は、同じ構成で
あるので、差動増幅回路１１について説明する。差動増
幅回路１１は、図２に示すように、差動入力端子、すな
わち非反転入力端子１１ａ，反転入力端子１１ｂと、差
動出力端子、すなわち非反転出力端子１１ｃ，反転出力
端子１１ｄと、制御端子１１ｅと、を有している。
あるので、差動増幅回路１１について説明する。差動増
幅回路１１は、図２に示すように、差動入力端子、すな
わち非反転入力端子１１ａ，反転入力端子１１ｂと、差
動出力端子、すなわち非反転出力端子１１ｃ，反転出力
端子１１ｄと、制御端子１１ｅと、を有している。
【００２７】ここで、差動増幅回路１１は、詳細には図
３に示すように、構成されている。図３において、差動
増幅回路１１は、差動入力端子と差動出力端子の間にお
いて、ソース電極が接地電位に接続された差動トランジ
スタ２１，２２と、この差動トランジスタ２１，２２の
差動負荷回路として、ゲート電極とドレイン電極を同一
極性の出力端子に接続した負荷トランジスタ２３，２４
と、ゲート電極とドレイン電極を互いに反対極性の出力
端子に接続した負荷トランジスタ２５，２６と、これら
のトランジスタをバイアスするためのバイアス用定電流
源回路としてのＰＭＯＳトランジスタ２７，２８と、か
ら構成されている。これにより、差動入力端子１１ａ，
１１ｂに入力された信号は、差動トランジスタ２１，２
２のゲート電極に供給され、これらの差動トランジスタ
２１，２２により増幅され、差動出力端子から電圧出力
される。
３に示すように、構成されている。図３において、差動
増幅回路１１は、差動入力端子と差動出力端子の間にお
いて、ソース電極が接地電位に接続された差動トランジ
スタ２１，２２と、この差動トランジスタ２１，２２の
差動負荷回路として、ゲート電極とドレイン電極を同一
極性の出力端子に接続した負荷トランジスタ２３，２４
と、ゲート電極とドレイン電極を互いに反対極性の出力
端子に接続した負荷トランジスタ２５，２６と、これら
のトランジスタをバイアスするためのバイアス用定電流
源回路としてのＰＭＯＳトランジスタ２７，２８と、か
ら構成されている。これにより、差動入力端子１１ａ，
１１ｂに入力された信号は、差動トランジスタ２１，２
２のゲート電極に供給され、これらの差動トランジスタ
２１，２２により増幅され、差動出力端子から電圧出力
される。
【００２８】ここで、上記差動負荷回路としての負荷ト
ランジスタ２３〜２６は、それぞれ差動トランジスタ２
１，２２と並列接続されている。一方の負荷回路の負荷
トランジスタ２３，２４は、ゲート電極とドレイン電極
が同一極性の出力端子に接続されており、通常の負荷回
路として動作する。これに対して、他方の負荷回路の負
荷トランジスタ２５，２６は、ゲート電極とドレイン電
極が互いに反対極性の出力端子に接続されており、差動
入力信号に対して正帰還の効果により、負性抵抗として
動作する。したがって、上記負荷回路は、全体として差
動入力信号に対して高抵抗となり、同相信号に対しては
低抵抗となるので、差動電圧利得は、同相電圧利得より
も大きくなる。
ランジスタ２３〜２６は、それぞれ差動トランジスタ２
１，２２と並列接続されている。一方の負荷回路の負荷
トランジスタ２３，２４は、ゲート電極とドレイン電極
が同一極性の出力端子に接続されており、通常の負荷回
路として動作する。これに対して、他方の負荷回路の負
荷トランジスタ２５，２６は、ゲート電極とドレイン電
極が互いに反対極性の出力端子に接続されており、差動
入力信号に対して正帰還の効果により、負性抵抗として
動作する。したがって、上記負荷回路は、全体として差
動入力信号に対して高抵抗となり、同相信号に対しては
低抵抗となるので、差動電圧利得は、同相電圧利得より
も大きくなる。
【００２９】そして、各差動増幅回路１１〜１５は、リ
ング状に接続されることにより、直流の一巡差動利得は
負になり、高周波領域では位相が遅れることから、一巡
差動利得は高周波領域で正の値になり、正帰還によって
発振する。また、各差動増幅回路１１〜１５の制御端子
１１ｅは、制御端子１７に接続されている。
ング状に接続されることにより、直流の一巡差動利得は
負になり、高周波領域では位相が遅れることから、一巡
差動利得は高周波領域で正の値になり、正帰還によって
発振する。また、各差動増幅回路１１〜１５の制御端子
１１ｅは、制御端子１７に接続されている。
【００３０】上記出力段回路１６は、差動増幅回路１５
の差動出力を論理信号に変換して出力するものであり、
図４に示すように、差動入力端子、すなわち非反転入力
端子１６ａ，反転入力端子１６ｂと、出力端子１６ｃ
と、バイアス端子１６ｄと、を有している。
の差動出力を論理信号に変換して出力するものであり、
図４に示すように、差動入力端子、すなわち非反転入力
端子１６ａ，反転入力端子１６ｂと、出力端子１６ｃ
と、バイアス端子１６ｄと、を有している。
【００３１】ここで、出力段回路１６は、詳細には図５
に示すように、構成されている。図５において、出力段
回路１６は、ソース電極が接地電位に接続された差動ト
ランジスタ３１，３２と、バイアス用トランジスタ３
３，３４および負荷トランジスタ３５，３６から構成さ
れている。これにより、差動入力端子１６ａ，１６ｂに
入力された信号は、差動トランジスタ３１，３２のゲー
ト電極に供給される。
に示すように、構成されている。図５において、出力段
回路１６は、ソース電極が接地電位に接続された差動ト
ランジスタ３１，３２と、バイアス用トランジスタ３
３，３４および負荷トランジスタ３５，３６から構成さ
れている。これにより、差動入力端子１６ａ，１６ｂに
入力された信号は、差動トランジスタ３１，３２のゲー
ト電極に供給される。
【００３２】ここで、バイアス用トランジスタ３３，３
４は、そのゲート電極がバイアス端子１６ｄに接続され
ている。なお、このバイアス端子１６ｄは、図１に示す
ように、他の差動増幅回路１１〜１５の各制御端子と共
に、電圧制御発振回路１０の制御端子１７に接続されて
いる。また、負荷トランジスタ３５，３６は、そのゲー
ト電極が互いのドレイン電極に接続されており、正帰還
回路を構成している。さらに、差動トランジスタ３１
は、そのドレイン電極がインバータ回路３７を介して出
力端子１６ｃに接続されている。なお、この出力端子１
６ｃは、図１に示すように、電圧制御発振回路１０の出
力端子１８に接続されている。
４は、そのゲート電極がバイアス端子１６ｄに接続され
ている。なお、このバイアス端子１６ｄは、図１に示す
ように、他の差動増幅回路１１〜１５の各制御端子と共
に、電圧制御発振回路１０の制御端子１７に接続されて
いる。また、負荷トランジスタ３５，３６は、そのゲー
ト電極が互いのドレイン電極に接続されており、正帰還
回路を構成している。さらに、差動トランジスタ３１
は、そのドレイン電極がインバータ回路３７を介して出
力端子１６ｃに接続されている。なお、この出力端子１
６ｃは、図１に示すように、電圧制御発振回路１０の出
力端子１８に接続されている。
【００３３】ここで、各差動増幅回路１１〜１５および
出力段回路１６は、一つの半導体基板上に構成すること
により、ＣＭＯＳ−ＬＳＩとして構成することができ
る。この場合、例えば各差動増幅回路１１〜１５の差動
トランジスタ２１，２２及び負荷トランジスタ２３〜２
６はＮＭＯＳトランジスタとして、バイアス用トランジ
スタ２７，２８はＰＭＯＳトランジスタとして構成され
る。また、出力段回路１６の差動トランジスタ３１，３
２はＮＭＯＳトランジスタとして、バイアス用トランジ
スタ３３，３４および負荷トランジスタ３５，３６はＰ
ＭＯＳトランジスタとして構成される。
出力段回路１６は、一つの半導体基板上に構成すること
により、ＣＭＯＳ−ＬＳＩとして構成することができ
る。この場合、例えば各差動増幅回路１１〜１５の差動
トランジスタ２１，２２及び負荷トランジスタ２３〜２
６はＮＭＯＳトランジスタとして、バイアス用トランジ
スタ２７，２８はＰＭＯＳトランジスタとして構成され
る。また、出力段回路１６の差動トランジスタ３１，３
２はＮＭＯＳトランジスタとして、バイアス用トランジ
スタ３３，３４および負荷トランジスタ３５，３６はＰ
ＭＯＳトランジスタとして構成される。
【００３４】次に、本実施形態の電圧制御発振回路１０
の動作について説明する。まず、差動増幅回路１１〜１
５の動作について、図３により説明する。各トランジス
タ２１〜２８は、その相互コンダンクタンス（ｇｍ）が
ドレインコンダクタンス（ｇｄ）より十分大きいものと
し、差動トランジスタ２１，２２のｇｍをｇｍａとし、
負荷トランジスタ２３，２４のｇｍをｇｍｂとし、負荷
トランジスタ２５，２６のｇｍをｇｍｃとする。また、
非反転入力端子１１ａの小信号入力電圧をＶＩＰ，反転
入力端子１１ｂの小信号入力電圧をＶＩＮ，非反転出力
端子１１ｃの小信号出力電圧をＶＯＰ，反転出力端子１
１ｄの小信号出力電圧をＶＯＮとする。ここで、バイア
ス用ＰＭＯＳトランジスタ２７，２８は、定電流源とし
て動作するための、そのドレインの小信号電流はゼロで
ある。
の動作について説明する。まず、差動増幅回路１１〜１
５の動作について、図３により説明する。各トランジス
タ２１〜２８は、その相互コンダンクタンス（ｇｍ）が
ドレインコンダクタンス（ｇｄ）より十分大きいものと
し、差動トランジスタ２１，２２のｇｍをｇｍａとし、
負荷トランジスタ２３，２４のｇｍをｇｍｂとし、負荷
トランジスタ２５，２６のｇｍをｇｍｃとする。また、
非反転入力端子１１ａの小信号入力電圧をＶＩＰ，反転
入力端子１１ｂの小信号入力電圧をＶＩＮ，非反転出力
端子１１ｃの小信号出力電圧をＶＯＰ，反転出力端子１
１ｄの小信号出力電圧をＶＯＮとする。ここで、バイア
ス用ＰＭＯＳトランジスタ２７，２８は、定電流源とし
て動作するための、そのドレインの小信号電流はゼロで
ある。
【００３５】したがって、バイアス用ＰＭＯＳトランジ
スタ２７，２８のドレイン電極に、そのドレイン電極が
接続される差動トランジスタ２１と負荷トランジスタ２
３，２５のドレイン電極の小信号電流の和はゼロである
から、次の式
スタ２７，２８のドレイン電極に、そのドレイン電極が
接続される差動トランジスタ２１と負荷トランジスタ２
３，２５のドレイン電極の小信号電流の和はゼロである
から、次の式
【数１】 が成立する。同様に、差動トランジスタ２２と負荷トラ
ンジスタ２４，２６に関して、次の式
ンジスタ２４，２６に関して、次の式
【数２】 が成立する。
【００３６】ここで、差動利得をＧｄとすると、Ｇｄ
は、次の式
は、次の式
【数３】 で表わされる。したがって、上記式１，式２および式３
から、Ｇｄは、以下の式
から、Ｇｄは、以下の式
【数４】 により求められる。
【００３７】これに対して同相利得をＧｃとすると、Ｇ
ｃは、次の式
ｃは、次の式
【数５】 で表わされる。したがって、上記式１，式２および式５
から、Ｇｃは、以下の式
から、Ｇｃは、以下の式
【数６】 により求められる。
【００３８】ところで、差動増幅器１１，１２，１３，
１４，１５をリング状に接続して電圧制御発振回路を構
成する場合、差動増幅器は、差動利得を大きくすると共
に、同相利得の絶対値を１以下にする必要がある。例え
ば、差動利得を１０倍，同相利得を−２／３倍にするた
めには、上記式４および式６から、ｇｍａ，ｇｍｂ，ｇ
ｍｃの比率を、１０：８：７にすればよい。なお、ＭＯ
Ｓトランジスタのｇｍは、チャネル長を同一にした場
合、一般的にチャネル幅に比例するので、上述した比率
を設定することは容易である。
１４，１５をリング状に接続して電圧制御発振回路を構
成する場合、差動増幅器は、差動利得を大きくすると共
に、同相利得の絶対値を１以下にする必要がある。例え
ば、差動利得を１０倍，同相利得を−２／３倍にするた
めには、上記式４および式６から、ｇｍａ，ｇｍｂ，ｇ
ｍｃの比率を、１０：８：７にすればよい。なお、ＭＯ
Ｓトランジスタのｇｍは、チャネル長を同一にした場
合、一般的にチャネル幅に比例するので、上述した比率
を設定することは容易である。
【００３９】また、ドレインコンダクタンスｇｄの影響
を考慮すると、各トランジスタのｇｄは、負荷インピー
ダンスに並列に接続される抵抗として作用して、差動利
得および同相利得を低下させるが、ＣＭＯＳ−ＬＳＩの
プロセスパラメータを使用して、上記比率におけるシミ
ュレーションの結果、７倍の差動利得が得られた。この
ようにして、本発明実施形態による差動増幅回路１１〜
１５により、電圧制御発振回路の増幅回路として十分な
性能を得ることができる。
を考慮すると、各トランジスタのｇｄは、負荷インピー
ダンスに並列に接続される抵抗として作用して、差動利
得および同相利得を低下させるが、ＣＭＯＳ−ＬＳＩの
プロセスパラメータを使用して、上記比率におけるシミ
ュレーションの結果、７倍の差動利得が得られた。この
ようにして、本発明実施形態による差動増幅回路１１〜
１５により、電圧制御発振回路の増幅回路として十分な
性能を得ることができる。
【００４０】次に、上記差動増幅回路１１〜１５の入出
力遅延時間について説明する。差動増幅回路の遅延時間
は、主に各トランジスタ２１〜２８のドレイン電極の寄
生容量と、出力端子１１ｃ，１１ｄに接続する負荷容量
の総和と、負荷トランジスタ２３〜２６のｇｍと、に依
存する。このうち、上記負荷容量は、図１に示す電圧制
御発振回路１０においては、次段の差動増幅回路の入力
端子１１ａ，１１ｂの容量が大部分を占めている。した
がって、上記寄生容量とこの負荷容量は、バイアス用Ｐ
ＭＯＳトランジスタ２７，２８のドレイン電流が変化し
ても、顕著には変化しない。
力遅延時間について説明する。差動増幅回路の遅延時間
は、主に各トランジスタ２１〜２８のドレイン電極の寄
生容量と、出力端子１１ｃ，１１ｄに接続する負荷容量
の総和と、負荷トランジスタ２３〜２６のｇｍと、に依
存する。このうち、上記負荷容量は、図１に示す電圧制
御発振回路１０においては、次段の差動増幅回路の入力
端子１１ａ，１１ｂの容量が大部分を占めている。した
がって、上記寄生容量とこの負荷容量は、バイアス用Ｐ
ＭＯＳトランジスタ２７，２８のドレイン電流が変化し
ても、顕著には変化しない。
【００４１】これに対して、上記負荷トランジスタ２３
〜２６のｇｍは、バイアス用ＰＭＯＳトランジスタ２
７，２８のドレイン電流の二乗に比例する。このため、
制御端子１１ｅの電位が上昇すると、バイアス用ＰＭＯ
Ｓトランジスタ２７，２８のドレイン電流は減少するの
で、これに伴って負荷トランジスタ２３〜２６のｇｍも
減少することになり、差動増幅回路１１〜１５の遅延時
間が増大する。したがって、図１の電圧制御発振回路１
０においては、制御端子１７の電位が上昇すると、発振
周波数が低下する特性を有する。
〜２６のｇｍは、バイアス用ＰＭＯＳトランジスタ２
７，２８のドレイン電流の二乗に比例する。このため、
制御端子１１ｅの電位が上昇すると、バイアス用ＰＭＯ
Ｓトランジスタ２７，２８のドレイン電流は減少するの
で、これに伴って負荷トランジスタ２３〜２６のｇｍも
減少することになり、差動増幅回路１１〜１５の遅延時
間が増大する。したがって、図１の電圧制御発振回路１
０においては、制御端子１７の電位が上昇すると、発振
周波数が低下する特性を有する。
【００４２】続いて、出力段回路１６の動作について説
明する。出力段回路１６において、バイアス用トランジ
スタ３３，３４は、そのゲート電極に対して、電圧制御
発振回路１０の制御端子１７がバイアス端子１６ｄを介
して接続されていることにより、出力段の同相出力電位
を制御している。このため、バイアス端子１６ｄすなわ
ち制御端子１７の電位が変化すると、差動増幅回路１１
〜１５の同相出力電位変動に対応して、出力段回路１６
は、その動作点を最適範囲に維持することができる。
明する。出力段回路１６において、バイアス用トランジ
スタ３３，３４は、そのゲート電極に対して、電圧制御
発振回路１０の制御端子１７がバイアス端子１６ｄを介
して接続されていることにより、出力段の同相出力電位
を制御している。このため、バイアス端子１６ｄすなわ
ち制御端子１７の電位が変化すると、差動増幅回路１１
〜１５の同相出力電位変動に対応して、出力段回路１６
は、その動作点を最適範囲に維持することができる。
【００４３】このようにして、上記電圧制御発振回路１
０においては、制御端子１７の制御電圧の変化に対し
て、差動増幅回路１５と出力段回路は最適の動作点で動
作することができる。
０においては、制御端子１７の制御電圧の変化に対し
て、差動増幅回路１５と出力段回路は最適の動作点で動
作することができる。
【００４４】ここで、上記電圧制御発振回路１０の動作
シミュレーションの結果について以下に示す。各差動増
幅回路における差動トランジスタ２１，２２のチャネル
幅０．２８μｍ，チャネル長０．２８μｍとし、負荷ト
ランジスタ２３，２４のチャネル幅６．４μｍ，チャネ
ル長０．２８μｍとし、負荷トランジスタ２５，２６の
チャネル幅５．６μｍ，チャネル長０．２８μｍとし、
バイアス用ＰＭＯＳトランジスタ２７，２８のチャネル
幅５μｍ，チャネル長０．６μｍとし、さらに電源電圧
を１．５Ｖとして、制御電圧を変更したとき、制御電圧
０Ｖでは、発振周波数２３０ＭＨｚ，電源電流０．８ｍ
Ａとなり、制御電圧０．２Ｖでは、発振周波数１４０Ｍ
Ｈｚ，電源電流０．４８ｍＡとなり、制御電圧０．４Ｖ
では、発振周波数７７ＭＨｚ，電源電流０．２３ｍＡと
なった。
シミュレーションの結果について以下に示す。各差動増
幅回路における差動トランジスタ２１，２２のチャネル
幅０．２８μｍ，チャネル長０．２８μｍとし、負荷ト
ランジスタ２３，２４のチャネル幅６．４μｍ，チャネ
ル長０．２８μｍとし、負荷トランジスタ２５，２６の
チャネル幅５．６μｍ，チャネル長０．２８μｍとし、
バイアス用ＰＭＯＳトランジスタ２７，２８のチャネル
幅５μｍ，チャネル長０．６μｍとし、さらに電源電圧
を１．５Ｖとして、制御電圧を変更したとき、制御電圧
０Ｖでは、発振周波数２３０ＭＨｚ，電源電流０．８ｍ
Ａとなり、制御電圧０．２Ｖでは、発振周波数１４０Ｍ
Ｈｚ，電源電流０．４８ｍＡとなり、制御電圧０．４Ｖ
では、発振周波数７７ＭＨｚ，電源電流０．２３ｍＡと
なった。
【００４５】この場合、制御電圧０．４Ｖにおける電圧
制御発振回路１０において、第五の差動増幅回路１５の
反転出力端子及び非反転出力端子の各電圧波形は、それ
ぞれ図６（ａ）および（ｂ）に示すようになり、出力段
回路１６の出力端子の電圧波形は、図６（ｃ）に示すよ
うになった。
制御発振回路１０において、第五の差動増幅回路１５の
反転出力端子及び非反転出力端子の各電圧波形は、それ
ぞれ図６（ａ）および（ｂ）に示すようになり、出力段
回路１６の出力端子の電圧波形は、図６（ｃ）に示すよ
うになった。
【００４６】このようにして、本発明実施形態の電圧制
御発振回路１０によれば、各差動増幅回路１１〜１５に
て、ゲート電極とドレイン電極が互いに反対極性の出力
端子に接続された負荷トランジスタ２５，２６の正帰還
効果によって、同相利得より大きい差動利得を得ること
ができる。また、差動トランジスタ２１，２２と負荷ト
ランジスタ２３〜２６の寸法を適宜に選定することによ
って、同相利得を１以下にし、かつ差動利得を１以上の
値に設定することができる。さらに、各差動増幅回路１
１〜１５においては、高電位電源から接地電源までに至
る電流パスで、直列に接続される素子（トランジスタ）
の個数が最大で二個であることから、高電位電源すなわ
ち電源電圧を低くしても、各素子（トランジスタ）を確
実に動作させることができる。
御発振回路１０によれば、各差動増幅回路１１〜１５に
て、ゲート電極とドレイン電極が互いに反対極性の出力
端子に接続された負荷トランジスタ２５，２６の正帰還
効果によって、同相利得より大きい差動利得を得ること
ができる。また、差動トランジスタ２１，２２と負荷ト
ランジスタ２３〜２６の寸法を適宜に選定することによ
って、同相利得を１以下にし、かつ差動利得を１以上の
値に設定することができる。さらに、各差動増幅回路１
１〜１５においては、高電位電源から接地電源までに至
る電流パスで、直列に接続される素子（トランジスタ）
の個数が最大で二個であることから、高電位電源すなわ
ち電源電圧を低くしても、各素子（トランジスタ）を確
実に動作させることができる。
【００４７】また、各差動増幅回路１１〜１５は、図７
に示した従来の電圧制御発振回路１００のような電源電
圧により動作するインバータ回路を備えておらず、差動
増幅を行なっているので、電源雑音等による発振周波数
変動を抑制することができる。したがって、低電源電圧
でも動作すると共に、電源雑音等の影響を受けにくい電
圧制御発振回路を構成することができ、この電圧制御発
振回路を利用してＰＬＬ回路を集積したＣＭＯＳ−ＬＳ
Ｉを容易に構成することができる。
に示した従来の電圧制御発振回路１００のような電源電
圧により動作するインバータ回路を備えておらず、差動
増幅を行なっているので、電源雑音等による発振周波数
変動を抑制することができる。したがって、低電源電圧
でも動作すると共に、電源雑音等の影響を受けにくい電
圧制御発振回路を構成することができ、この電圧制御発
振回路を利用してＰＬＬ回路を集積したＣＭＯＳ−ＬＳ
Ｉを容易に構成することができる。
【００４８】上述した実施形態においては、電圧制御発
振回路１０は、五段の差動増幅回路１１〜１５を有して
いるが、これに限らず、例えば三段，四段または六段以
上の差動増幅回路を備えていてもよいことは明らかであ
る。特に三段または四段の差動増幅回路を備えている場
合には、各差動増幅回路の差動利得をより大きく設定す
ることにより、容易に電圧制御発振回路を構成すること
ができ、簡単な構成により、コストを低減することがで
きる。
振回路１０は、五段の差動増幅回路１１〜１５を有して
いるが、これに限らず、例えば三段，四段または六段以
上の差動増幅回路を備えていてもよいことは明らかであ
る。特に三段または四段の差動増幅回路を備えている場
合には、各差動増幅回路の差動利得をより大きく設定す
ることにより、容易に電圧制御発振回路を構成すること
ができ、簡単な構成により、コストを低減することがで
きる。
【００４９】
【発明の効果】以上のように、本発明によれば、高電位
電源から接地電位に至る電流パスにて、直列に接続され
る素子の個数が最大で二個である構成に基づいて、低電
源電圧による動作を実現することができる差動増幅回
路，出力段回路及び電圧制御発振回路を提供することが
できる。
電源から接地電位に至る電流パスにて、直列に接続され
る素子の個数が最大で二個である構成に基づいて、低電
源電圧による動作を実現することができる差動増幅回
路，出力段回路及び電圧制御発振回路を提供することが
できる。
【図１】本発明の第一実施形態の電圧制御発振回路の構
成を示すブロック図である。
成を示すブロック図である。
【図２】図１の電圧制御発振回路における差動増幅回路
の概略図である。
の概略図である。
【図３】図１の電圧制御発振回路における差動増幅回路
の回路図である。
の回路図である。
【図４】図１の電圧制御発振回路における出力段回路の
概略図である。
概略図である。
【図５】図１の電圧制御発振回路における出力段回路の
回路図である。
回路図である。
【図６】図２の電圧制御発振回路のシミュレーションに
よる内部各所の電圧波形を示すグラフである。
よる内部各所の電圧波形を示すグラフである。
【図７】従来の電圧制御発振回路の一例の構成を示す回
路図である。
路図である。
１０ 電圧制御発振回路 １１，１２，１３，１４，１５ 差動増幅回路 １１ａ 非反転入力端子 １１ｂ 反転入力端子 １１ｃ 非反転出力端子 １１ｄ 反転出力端子 １１ｅ 制御端子 １６ 出力段回路 １６ａ 非反転入力端子 １６ｂ 反転入力端子 １６ｃ 論理出力端子 １６ｄ バイアス端子 １７ 制御端子 １８ 出力端子 ２１，２２ 差動トランジスタ ２３，２４，２５，２６ 負荷トランジスタ ２７，２８ バイアス用ＰＭＯＳトランジスタ ３１，３２ 差動トランジスタ ３３，３４ バイアス用トランジスタ ３５，３６ 負荷トランジスタ ３７ インバータ回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 3/0231 Ｈ０３Ｋ 3/023 Ａ ５Ｊ１０６ Ｈ０３Ｌ 7/099 Ｈ０３Ｌ 7/08 Ｆ Ｆターム(参考） 5J043 AA00 AA03 AA06 AA26 FF03 GG02 GG08 5J066 AA01 AA12 CA04 CA37 CA46 FA09 FA10 HA10 HA17 HA19 HA25 KA04 KA06 KA12 MA08 MA12 MA19 MA21 ND01 ND12 ND22 PD02 TA01 TA06 5J069 AA01 AA12 CA04 CA37 CA46 FA09 FA10 HA10 HA17 HA19 HA25 KA04 KA06 KA12 MA08 MA12 MA19 MA21 TA01 TA06 5J081 CC34 DD04 DD29 EE02 EE03 FF19 GG04 MM01 MM02 5J090 AA01 AA12 CA04 CA37 CA46 DN02 FA09 FA10 HA10 HA17 HA19 HA25 KA04 KA06 KA12 MA08 MA12 MA19 MA21 MN01 TA01 TA06 5J106 AA01 CC02 GG19 KK12 KK27
Claims (9)
- 【請求項１】 非反転入力端子，反転入力端子と非反転
出力端子，反転出力端子そして制御端子を有する差動増
幅回路において、 ソース電極を接地し、ゲート電極をそれぞれ非反転入力
端子および反転入力端子に接続し、ドレイン電極をそれ
ぞれ非反転出力端子および反転出力端子に接続した差動
トランジスタと、 差動トランジスタに対してそれぞれ接続された二つの負
荷回路と、 上記差動トランジスタおよび各負荷回路に対してそれぞ
れバイアス電圧を印加するバイアス用トランジスタとを
設け、 一方の負荷回路が、ダイオード接続されたトランジスタ
から構成され、他方の負荷回路が、ゲート電極とドレイ
ン電極が互いに反対極性の出力端子に接続されることに
より、負性抵抗として動作するトランジスタを有する正
帰還回路であり、 上記バイアス用トランジスタのゲート電極が制御端子に
接続されていることを特徴とする差動増幅回路。 - 【請求項２】 上記差動トランジスタおよび負荷回路の
各トランジスタが、それぞれＮＭＯＳトランジスタであ
ることを特徴とする請求項１に記載の差動増幅回路。 - 【請求項３】 上記バイアス用トランジスタが、それぞ
れＰＭＯＳトランジスタであることを特徴とする請求項
１または２に記載の差動増幅回路。 - 【請求項４】 非反転入力端子，反転入力端子と非反転
出力端子，反転出力端子そして制御端子を有する差動増
幅回路において、 ソース電極を接地した６個のＮＭＯＳトランジスタと、
ソース電極を高電位電源に接続した２個のＰＭＯＳトラ
ンジスタと、を有し、 第一のＮＭＯＳトランジスタに関して、ゲート電極を上
記非反転入力端子に接続し、ドレイン電極を反転出力端
子に接続すると共に、 第二のＮＭＯＳトランジスタに関して、ゲート電極を上
記反転入力端子に接続し、ドレイン電極を非反転出力端
子に接続して、 第三のＮＭＯＳトランジスタに関して、ゲート電極とド
レイン電極を反転出力端子に接続すると共に、 第四のＮＭＯＳトランジスタに関して、ゲート電極とド
レイン電極を非反転出力端子に接続して、 第五のＮＭＯＳトランジスタに関して、ゲート電極を非
反転出力端子に接続し、ドレイン電極を反転出力端子に
接続して、 第六のＮＭＯＳトランジスタに関して、ゲート電極を反
転出力端子に接続し、ドレイン電極を非反転出力端子に
接続して、 さらに、第一のＰＭＯＳトランジスタに関して、ゲート
電極を上記制御端子に接続し、ドレイン電極を反転出力
端子に接続すると共に、 第二のＰＭＯＳトランジスタに関して、ゲート電極を上
記制御端子に接続し、ドレイン電極を非反転出力端子に
接続することを特徴とする差動増幅回路。 - 【請求項５】 非反転入力端子，反転入力端子と論理出
力端子そして制御端子を有する出力段回路において、 ソース電極を接地し、ゲート電極をそれぞれ非反転入力
端子及び反転入力端子に接続し、一方のドレイン電極を
論理出力端子に接続した差動トランジスタと、 差動トランジスタに対してそれぞれ接続された負荷回路
およびバイアス用トランジスタと、を設けて、 上記負荷回路が、ゲート電極とドレイン電極が相互に接
続されていることを特徴とする出力段回路。 - 【請求項６】 上記差動トランジスタが、それぞれＮＭ
ＯＳトランジスタであることを特徴とする請求項５に記
載の出力段回路。 - 【請求項７】 上記負荷回路の各トランジスタおよびバ
イアス用トランジスタが、それぞれＰＭＯＳトランジス
タであることを特徴とする請求項５または６に記載の出
力段回路。 - 【請求項８】 非反転入力端子，反転入力端子と論理出
力端子そして制御端子を有する差動増幅回路において、 ソース電極を接地した２個のＮＭＯＳトランジスタと、
ソース電極を高電位電源に接続した４個のＰＭＯＳトラ
ンジスタと、インバータ回路と、を有し、 第一のＮＭＯＳトランジスタに関して、ゲート電極を上
記非反転入力端子に接続し、ドレイン電極を第一のＰＭ
ＯＳトランジスタ，第三のＰＭＯＳトランジスタの各ド
レイン電極，第四のＰＭＯＳトランジスタのゲート電極
そしてインバータ回路の入力端子と接続すると共に、 第二のＮＭＯＳトランジスタに関して、ゲート電極を上
記反転入力端子に接続し、ドレイン電極を第二のＰＭＯ
Ｓトランジスタ，第四のＰＭＯＳトランジスタの各ドレ
イン電極，第三のＰＭＯＳトランジスタのゲート電極と
接続して、 さらに、第一のＰＭＯＳトランジスタ及び第二のＰＭＯ
Ｓトランジスタの各ゲート電極を制御端子に接続すると
共に、 インバータ回路の出力端子を論理出力端子に接続するこ
とを特徴とする出力段回路。 - 【請求項９】 請求項１に記載の少なくとも三個の差動
増幅回路と、請求項５に記載の一つの出力段回路とを有
し、 各差動増幅回路の出力端子が、順次に次段の差動増幅回
路の入力端子に接続されると共に、最終段の差動増幅回
路の出力端子が初段の差動増幅回路の入力端子に直流で
負帰還となるように接続され、 最終段の差動増幅回路の出力端子が出力段回路の入力端
子に接続されると共に、 各差動増幅回路の制御端子および出力段回路のバイアス
端子が、共通の外部制御端子に接続されていることを特
徴とする電圧制御発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000198002A JP2002016454A (ja) | 2000-06-30 | 2000-06-30 | 差動増幅回路，出力段回路および電圧制御発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000198002A JP2002016454A (ja) | 2000-06-30 | 2000-06-30 | 差動増幅回路，出力段回路および電圧制御発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002016454A true JP2002016454A (ja) | 2002-01-18 |
Family
ID=18696232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000198002A Pending JP2002016454A (ja) | 2000-06-30 | 2000-06-30 | 差動増幅回路，出力段回路および電圧制御発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002016454A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006031596A (ja) * | 2004-07-21 | 2006-02-02 | Renesas Technology Corp | 電流源回路及び差動増幅器 |
| JP2007081694A (ja) * | 2005-09-13 | 2007-03-29 | Sony Corp | 差動増幅回路、レシーバ回路、発振回路及びドライバ回路 |
| JP2007208988A (ja) * | 2006-02-03 | 2007-08-16 | Fujitsu Ltd | 多相電子オシレータ及び方法 |
| JP2008124687A (ja) * | 2006-11-10 | 2008-05-29 | Matsushita Electric Ind Co Ltd | Ｐｌｌ回路及び信号送受信システム |
-
2000
- 2000-06-30 JP JP2000198002A patent/JP2002016454A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006031596A (ja) * | 2004-07-21 | 2006-02-02 | Renesas Technology Corp | 電流源回路及び差動増幅器 |
| JP4667781B2 (ja) * | 2004-07-21 | 2011-04-13 | ルネサスエレクトロニクス株式会社 | 電流源回路及び差動増幅器 |
| JP2007081694A (ja) * | 2005-09-13 | 2007-03-29 | Sony Corp | 差動増幅回路、レシーバ回路、発振回路及びドライバ回路 |
| JP4626456B2 (ja) * | 2005-09-13 | 2011-02-09 | ソニー株式会社 | 差動増幅回路、レシーバ回路、発振回路及びドライバ回路 |
| JP2007208988A (ja) * | 2006-02-03 | 2007-08-16 | Fujitsu Ltd | 多相電子オシレータ及び方法 |
| JP2008124687A (ja) * | 2006-11-10 | 2008-05-29 | Matsushita Electric Ind Co Ltd | Ｐｌｌ回路及び信号送受信システム |
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