JP3487347B2 - 電子回路装置及びこれを使用したスィチング回路装置 - Google Patents
電子回路装置及びこれを使用したスィチング回路装置Info
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- JP3487347B2 JP3487347B2 JP2001119915A JP2001119915A JP3487347B2 JP 3487347 B2 JP3487347 B2 JP 3487347B2 JP 2001119915 A JP2001119915 A JP 2001119915A JP 2001119915 A JP2001119915 A JP 2001119915A JP 3487347 B2 JP3487347 B2 JP 3487347B2
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Description
【0001】
【発明の属する技術分野】本発明は、例えばインバータ
回路即ちNOT回路を含む電子回路装置、及びこれを含
むスイッチングアンプ等のスイッチング回路装置に関す
る。
回路即ちNOT回路を含む電子回路装置、及びこれを含
むスイッチングアンプ等のスイッチング回路装置に関す
る。
【0002】
【従来の技術】家庭用ステレオのオーディオメインアン
プ、カーステレオ用のオーディオメインアンプ、TVの
オーディオメインアンプ等にスイッチングアンプ即ちD
級アンプが使用されている。スイッチングアンプは、1
対のスイッチング素子から成るハーフブリッジ型出力段
増幅回路又は2対のスイッチング素子から成るブリッジ
型出力段増幅回路とこれ等のドライバー回路とから成
る。ドライバー回路には、アナログ信号をPWM変調
(パルス幅変調)した信号又はアナログ信号を1ビット
A/D変換した信号から成る2値信号が入力する。ドラ
イバー回路は出力段の対のスイッチング素子の一方を2
値の入力信号と同相にオン・オフ制御し、他方を2値の
入力信号と逆相にオン・オフする。これにより、出力段
増幅回路からアナログ信号を得ることができる。
プ、カーステレオ用のオーディオメインアンプ、TVの
オーディオメインアンプ等にスイッチングアンプ即ちD
級アンプが使用されている。スイッチングアンプは、1
対のスイッチング素子から成るハーフブリッジ型出力段
増幅回路又は2対のスイッチング素子から成るブリッジ
型出力段増幅回路とこれ等のドライバー回路とから成
る。ドライバー回路には、アナログ信号をPWM変調
(パルス幅変調)した信号又はアナログ信号を1ビット
A/D変換した信号から成る2値信号が入力する。ドラ
イバー回路は出力段の対のスイッチング素子の一方を2
値の入力信号と同相にオン・オフ制御し、他方を2値の
入力信号と逆相にオン・オフする。これにより、出力段
増幅回路からアナログ信号を得ることができる。
【0003】
【発明が解決しようとする課題】ドライバー回路は、対
のスイッチング素子の制御信号を形成するために、入力
段に2つのインバータ回路(NOT回路)を有し、更に
対のスイッチング素子の一方の制御信号のグランドに対
するレベルを高めるためのレベルシフタ回路を有する。
インバータ回路は、一般にC−MOS回路であり、温度
が高くなるに従って遅れが大きくなる温度特性を有す
る。レベルシフタ回路も同様な温度特性を有する。この
ため、温度変化が生じると、2値の入力信号に忠実に出
力段のスイッチング素子をオン・オフすることができな
くなり、出力アナログ信号に波形歪みが生じた。この遅
れによる歪みを補正するために、ドライバー回路の2値
信号入力端子と出力段増幅回路との間に負帰還回路を設
け、歪みを補正するように2値の入力信号を負帰還制御
することがある。しかし、負帰還制御信号にも遅れがあ
るために過渡的に歪みの増大が生じることがあり、また
高周波化に限界があった。今、スイッチング増幅器につ
いて述べたが、インバータ回路又はレベルシフタ回路等
の電子回路を含む別の装置においても同様に信号遅れの
問題がある。
のスイッチング素子の制御信号を形成するために、入力
段に2つのインバータ回路(NOT回路)を有し、更に
対のスイッチング素子の一方の制御信号のグランドに対
するレベルを高めるためのレベルシフタ回路を有する。
インバータ回路は、一般にC−MOS回路であり、温度
が高くなるに従って遅れが大きくなる温度特性を有す
る。レベルシフタ回路も同様な温度特性を有する。この
ため、温度変化が生じると、2値の入力信号に忠実に出
力段のスイッチング素子をオン・オフすることができな
くなり、出力アナログ信号に波形歪みが生じた。この遅
れによる歪みを補正するために、ドライバー回路の2値
信号入力端子と出力段増幅回路との間に負帰還回路を設
け、歪みを補正するように2値の入力信号を負帰還制御
することがある。しかし、負帰還制御信号にも遅れがあ
るために過渡的に歪みの増大が生じることがあり、また
高周波化に限界があった。今、スイッチング増幅器につ
いて述べたが、インバータ回路又はレベルシフタ回路等
の電子回路を含む別の装置においても同様に信号遅れの
問題がある。
【0004】そこで、本発明の第1の目的は、温度変化
による信号の遅れの変化を抑えることができる電子回路
装置を提供することにある。本発明の第2の目的は、忠
実性の高いスイッチング回路装置を提供することにあ
る。
による信号の遅れの変化を抑えることができる電子回路
装置を提供することにある。本発明の第2の目的は、忠
実性の高いスイッチング回路装置を提供することにあ
る。
【0005】
【課題を解決するための手段】上記第1の目的を達成す
るための本発明は、2値の入力信号を受け入れるための
入力手段と、前記入力手段に接続された第1のインバ−
タ回路と、前記第1のインバ−タ回路の出力端子に接続
された第2のインバ−タ回路と、前記第1及び第2のイン
バ−タ回路の電源端子に接続された直流電圧を供給する
ための第1の電源手段と、前記第1及び第2のインバ−
タ回路に接続されたレベルシフタ回路と、を有し、前記
第1及び第2のインバ−タ回路は、温度の上昇と共に遅れ
が増大するような温度特性を有し、前記レベルシフタ回
路は、所定の直流電圧を供給するための第2の電源手段
と、グランド導体と、第1及び第2の主端子と制御端子
とを有している第1、第2、第3及び第4の半導体素子
と、第1及び第2の抵抗手段と、第1及び第2の出力導
体とを有し、前記第1の半導体素子の第1の主端子は前
記第3の半導体素子を介して前記第2の電源手段に接続
され、その第2の主端子は前記第1の抵抗手段を介して
前記グランド導体に接続され、その制御端子は前記第1
のインバ−タ回路に接続され、前記第2の半導体素子の
第1の主端子は前記第4の半導体素子を介して前記第2
の電源手段に接続され、その第2の主端子は前記第2の
抵抗手段を介して前記グランド導体に接続され、その制
御端子は前記第2のインバ−タ回路に接続され、前記第
3の半導体素子の制御端子は前記第2の半導体素子の第
1の主端子に接続され、前記第4の半導体素子の制御端
子は前記第1の半導体素子の第1の主端子に接続され、
前記第3の半導体素子は前記第2の半導体素子がオンの
時にオンになる極性を有し、前記第4の半導体素子は前
記第1の半導体素子がオンの時にオンになる極性を有
し、前記第1の出力導体は前記第1の半導体素子の第1
の主端子に接続され、前記第2の出力導体は前記第2の
半導体素子の第1の主端子に接続され、前記第2の抵抗
手段は温度の上昇と共に抵抗値が低下する又は低下する
ように制御される回路素子から成ることを特徴とする電
子回路装置に係わるものである。なお、請求項2に示す
ように第1の抵抗手段を負の温度計数を有する抵抗とす
ることができる。また、請求項3に示すように、第1の抵
抗手段を抵抗値調整用半導体素子とすることができる。
また、請求項4に示すように、第2の抵抗手段を第2の抵
抗値調整用半導体素子とし、この第2の抵抗値調整用半
導体素子の抵抗値を第1の抵抗値調整用半導体素子の抵
抗値よりも低くすることが望ましい。また、請求項5に
示すように、エッジ検出回路を設けることが望ましい。
るための本発明は、2値の入力信号を受け入れるための
入力手段と、前記入力手段に接続された第1のインバ−
タ回路と、前記第1のインバ−タ回路の出力端子に接続
された第2のインバ−タ回路と、前記第1及び第2のイン
バ−タ回路の電源端子に接続された直流電圧を供給する
ための第1の電源手段と、前記第1及び第2のインバ−
タ回路に接続されたレベルシフタ回路と、を有し、前記
第1及び第2のインバ−タ回路は、温度の上昇と共に遅れ
が増大するような温度特性を有し、前記レベルシフタ回
路は、所定の直流電圧を供給するための第2の電源手段
と、グランド導体と、第1及び第2の主端子と制御端子
とを有している第1、第2、第3及び第4の半導体素子
と、第1及び第2の抵抗手段と、第1及び第2の出力導
体とを有し、前記第1の半導体素子の第1の主端子は前
記第3の半導体素子を介して前記第2の電源手段に接続
され、その第2の主端子は前記第1の抵抗手段を介して
前記グランド導体に接続され、その制御端子は前記第1
のインバ−タ回路に接続され、前記第2の半導体素子の
第1の主端子は前記第4の半導体素子を介して前記第2
の電源手段に接続され、その第2の主端子は前記第2の
抵抗手段を介して前記グランド導体に接続され、その制
御端子は前記第2のインバ−タ回路に接続され、前記第
3の半導体素子の制御端子は前記第2の半導体素子の第
1の主端子に接続され、前記第4の半導体素子の制御端
子は前記第1の半導体素子の第1の主端子に接続され、
前記第3の半導体素子は前記第2の半導体素子がオンの
時にオンになる極性を有し、前記第4の半導体素子は前
記第1の半導体素子がオンの時にオンになる極性を有
し、前記第1の出力導体は前記第1の半導体素子の第1
の主端子に接続され、前記第2の出力導体は前記第2の
半導体素子の第1の主端子に接続され、前記第2の抵抗
手段は温度の上昇と共に抵抗値が低下する又は低下する
ように制御される回路素子から成ることを特徴とする電
子回路装置に係わるものである。なお、請求項2に示す
ように第1の抵抗手段を負の温度計数を有する抵抗とす
ることができる。また、請求項3に示すように、第1の抵
抗手段を抵抗値調整用半導体素子とすることができる。
また、請求項4に示すように、第2の抵抗手段を第2の抵
抗値調整用半導体素子とし、この第2の抵抗値調整用半
導体素子の抵抗値を第1の抵抗値調整用半導体素子の抵
抗値よりも低くすることが望ましい。また、請求項5に
示すように、エッジ検出回路を設けることが望ましい。
【0006】上記第2の目的を達成するための発明は、
第1及び第2の主直流電源の直列回路と、前記第1及び
第2の主直流電源の直列回路に対して並列に接続された
第1及び第2のスイッチの直列回路と、前記第1及び第2の
主直流電源の相互接続点と前記第1及び第2のスイッチの
相互接続点との間から出力を得るための出力手段と、前
記第1及び第2のスイッチのオン・オフを指令するための
2値のオン・オフ指令信号を受け入れるための入力手段
と、前記入力手段と前記第1及び第2のスイッチの制御端
子との間に接続され、前記オン・オフ指令信号に同期し
て第1のスイッチをオン・オフ制御する第1の制御信号を
形成し、且つ前記第1の制御信号と逆位相状態に前記第
2のスイッチをオン・オフ制御する第2の制御信号を形成
する制御手段とを備えたスイッチング回路装置であっ
て、前記制御手段は、直流電圧を供給するための第1及
び第2の制御用電源手段と、前記入力手段に接続された
第1のインバ−タ回路と、前記第1のインバ−タ回路の出
力端子に接続された第2のインバ−タ回路と、前記第1
及び第2のインバ−タ回路に接続されたレベルシフタ回
路及び遅延回路と、前記レベルシフタ回路に接続された
第1のフリップフロップと、前記遅延回路に接続された
第2のフリップフロップ回路と、第1及び第2の駆動回路
とを有し、前記第1及び第2のインバ−タ回路は、温度の
上昇と共に遅れが増大するような温度特性を有し、且つ
前記第1の制御用電源手段に接続され、前記レベルシフ
タ回路は、第1及び第2の主端子と制御端子とを有して
いる第1、第2、第3及び第4の半導体素子と、第1及
び第2の抵抗手段とを有し、前記第1の半導体素子の第
1の主端子は前記第3の半導体素子を介して前記第2の
制御用電源手段に接続され、その第2の主端子は前記第
1の抵抗手段を介して前記グランド導体に接続され、そ
の制御端子は前記第1のインバ−タ回路に接続され、前
記第2の半導体素子の第1の主端子は前記第4の半導体
素子を介して前記第2の制御用電源手段に接続され、そ
の第2の主端子は前記第2の抵抗手段を介して前記グラ
ンド導体に接続され、その制御端子は前記第2のインバ
−タ回路に接続され、前記第3の半導体素子の制御端子
は前記第2の半導体素子の第1の主端子に接続され、前
記第4の半導体素子の制御端子は前記第1の半導体素子
の第1の主端子に接続され、前記第3の半導体素子は前
記第2の半導体素子がオンの時にオンになる極性を有
し、前記第4の半導体素子は前記第1の半導体素子がオ
ンの時にオンになる極性を有し、前記第2の抵抗手段
は、温度の上昇と共に抵抗値が低下する又は低下するよ
うに制御される回路素子から成り、前記第1のフリップ
フロップのセット端子は前記第1の半導体素子の第1の主
端子に接続され、前記第1のフリップフロップのリセッ
ト端子は、前記第2の半導体素子の第1の主端子に接続さ
れ、前記第1のフリップフロップの出力端子は、前記第1
の駆動回路を介して前記第1のスイッチの制御端子に接
続され、前記遅延回路は、第1及び第2の主端子とを有し
ている第5、第6、第7及び第8の半導体素子と、第3及び
第4の抵抗手段とを有し、前記第5の半導体素子の第1の
主端子は前記第7の半導体素子を介して前記第1の制御用
電源手段に接続され、その第2の主端子は前記第3の抵抗
手段を介して前記グランド導体に接続され、その制御端
子は前記第1のインバ−タ回路に接続され、前記第6の
半導体素子の第1の主端子は前記第8の半導体素子を介
して前記第1の制御用電源手段に接続され、その第2の
主端子は前記第4の抵抗手段を介して前記グランド導体
に接続され、その制御端子は前記第2のインバ−タ回路
に接続され、前記第7の半導体素子の制御端子は前記第
6の半導体素子の第1の主端子に接続され、前記第8半
導体素子の制御端子は前記第5半導体素子の第1の主端
子に接続され、前記第7の半導体素子は前記第6の半導
体素子がオンの時にオンになる極性を有し、前記第8の
半導体素子は前記第5の半導体素子がオンの時にオンに
なる極性を有し、前記第4の抵抗手段は、温度の上昇と
共に抵抗値が低下する又は低下するように制御される回
路素子から成り、前記第2のフリップフロップのセット
端子は前記第6の半導体素子の第1の主端子に接続さ
れ、前記第2のフリップフロップのリセット端子は、前
記第5の半導体素子の第1の主端子に接続され、前記第
2のフリップフロップの出力端子は、前記第2の駆動回
路を介して前記第2のスイッチの制御端子に接続されて
いることを特徴とするスイッチ回路装置に係わるもので
ある。また、請求項7に示すように、単一の主電源を有
するハーフブリッジ型スイッチング回路装置にも本発明
を適用することができる。また、請求項8に示すよう
に、ブリッジ型スイッチング回路装置にも本発明を適用
することができる。また、請求項9に示すように、第1及
び第3の抵抗手段も温度によって抵抗値が変化する又は
制御されるものであることが望ましい。また、請求項1
0に示すように、インバ−タ回路の電源端子に温度特性
を有する電圧制御回路を接続することができる。
第1及び第2の主直流電源の直列回路と、前記第1及び
第2の主直流電源の直列回路に対して並列に接続された
第1及び第2のスイッチの直列回路と、前記第1及び第2の
主直流電源の相互接続点と前記第1及び第2のスイッチの
相互接続点との間から出力を得るための出力手段と、前
記第1及び第2のスイッチのオン・オフを指令するための
2値のオン・オフ指令信号を受け入れるための入力手段
と、前記入力手段と前記第1及び第2のスイッチの制御端
子との間に接続され、前記オン・オフ指令信号に同期し
て第1のスイッチをオン・オフ制御する第1の制御信号を
形成し、且つ前記第1の制御信号と逆位相状態に前記第
2のスイッチをオン・オフ制御する第2の制御信号を形成
する制御手段とを備えたスイッチング回路装置であっ
て、前記制御手段は、直流電圧を供給するための第1及
び第2の制御用電源手段と、前記入力手段に接続された
第1のインバ−タ回路と、前記第1のインバ−タ回路の出
力端子に接続された第2のインバ−タ回路と、前記第1
及び第2のインバ−タ回路に接続されたレベルシフタ回
路及び遅延回路と、前記レベルシフタ回路に接続された
第1のフリップフロップと、前記遅延回路に接続された
第2のフリップフロップ回路と、第1及び第2の駆動回路
とを有し、前記第1及び第2のインバ−タ回路は、温度の
上昇と共に遅れが増大するような温度特性を有し、且つ
前記第1の制御用電源手段に接続され、前記レベルシフ
タ回路は、第1及び第2の主端子と制御端子とを有して
いる第1、第2、第3及び第4の半導体素子と、第1及
び第2の抵抗手段とを有し、前記第1の半導体素子の第
1の主端子は前記第3の半導体素子を介して前記第2の
制御用電源手段に接続され、その第2の主端子は前記第
1の抵抗手段を介して前記グランド導体に接続され、そ
の制御端子は前記第1のインバ−タ回路に接続され、前
記第2の半導体素子の第1の主端子は前記第4の半導体
素子を介して前記第2の制御用電源手段に接続され、そ
の第2の主端子は前記第2の抵抗手段を介して前記グラ
ンド導体に接続され、その制御端子は前記第2のインバ
−タ回路に接続され、前記第3の半導体素子の制御端子
は前記第2の半導体素子の第1の主端子に接続され、前
記第4の半導体素子の制御端子は前記第1の半導体素子
の第1の主端子に接続され、前記第3の半導体素子は前
記第2の半導体素子がオンの時にオンになる極性を有
し、前記第4の半導体素子は前記第1の半導体素子がオ
ンの時にオンになる極性を有し、前記第2の抵抗手段
は、温度の上昇と共に抵抗値が低下する又は低下するよ
うに制御される回路素子から成り、前記第1のフリップ
フロップのセット端子は前記第1の半導体素子の第1の主
端子に接続され、前記第1のフリップフロップのリセッ
ト端子は、前記第2の半導体素子の第1の主端子に接続さ
れ、前記第1のフリップフロップの出力端子は、前記第1
の駆動回路を介して前記第1のスイッチの制御端子に接
続され、前記遅延回路は、第1及び第2の主端子とを有し
ている第5、第6、第7及び第8の半導体素子と、第3及び
第4の抵抗手段とを有し、前記第5の半導体素子の第1の
主端子は前記第7の半導体素子を介して前記第1の制御用
電源手段に接続され、その第2の主端子は前記第3の抵抗
手段を介して前記グランド導体に接続され、その制御端
子は前記第1のインバ−タ回路に接続され、前記第6の
半導体素子の第1の主端子は前記第8の半導体素子を介
して前記第1の制御用電源手段に接続され、その第2の
主端子は前記第4の抵抗手段を介して前記グランド導体
に接続され、その制御端子は前記第2のインバ−タ回路
に接続され、前記第7の半導体素子の制御端子は前記第
6の半導体素子の第1の主端子に接続され、前記第8半
導体素子の制御端子は前記第5半導体素子の第1の主端
子に接続され、前記第7の半導体素子は前記第6の半導
体素子がオンの時にオンになる極性を有し、前記第8の
半導体素子は前記第5の半導体素子がオンの時にオンに
なる極性を有し、前記第4の抵抗手段は、温度の上昇と
共に抵抗値が低下する又は低下するように制御される回
路素子から成り、前記第2のフリップフロップのセット
端子は前記第6の半導体素子の第1の主端子に接続さ
れ、前記第2のフリップフロップのリセット端子は、前
記第5の半導体素子の第1の主端子に接続され、前記第
2のフリップフロップの出力端子は、前記第2の駆動回
路を介して前記第2のスイッチの制御端子に接続されて
いることを特徴とするスイッチ回路装置に係わるもので
ある。また、請求項7に示すように、単一の主電源を有
するハーフブリッジ型スイッチング回路装置にも本発明
を適用することができる。また、請求項8に示すよう
に、ブリッジ型スイッチング回路装置にも本発明を適用
することができる。また、請求項9に示すように、第1及
び第3の抵抗手段も温度によって抵抗値が変化する又は
制御されるものであることが望ましい。また、請求項1
0に示すように、インバ−タ回路の電源端子に温度特性
を有する電圧制御回路を接続することができる。
【0007】
【発明の効果】各請求項の発明によれば、レベルシフタ
回路の第1の抵抗手段の抵抗値が温度の上昇に伴なって
低くなる。この結果、2値信号の立上りが速くなり、第
1のインバ−タ回路の遅れを補償することができる。ま
た、請求項6〜8の発明によれば、第1及び第2のスイ
ッチ、又は第1〜第4のスイッチのオン・オフの時間幅
の温度変化による変化が少なくなり、入力信号に対して
高い忠実度を有するように出力段のスイッチをオン・オ
フさせることができる。また、請求項10の発明によれ
ば、抵抗手段と電圧制御回路との両方によって遅れを良
好に補償することができる。
回路の第1の抵抗手段の抵抗値が温度の上昇に伴なって
低くなる。この結果、2値信号の立上りが速くなり、第
1のインバ−タ回路の遅れを補償することができる。ま
た、請求項6〜8の発明によれば、第1及び第2のスイ
ッチ、又は第1〜第4のスイッチのオン・オフの時間幅
の温度変化による変化が少なくなり、入力信号に対して
高い忠実度を有するように出力段のスイッチをオン・オ
フさせることができる。また、請求項10の発明によれ
ば、抵抗手段と電圧制御回路との両方によって遅れを良
好に補償することができる。
【0008】
【第1の実施形態】次に、図1〜図8を参照して第1の
実施形態のオーディオシステムにおけるスイッチング増
幅器を構成するスイッチング回路装置を説明する。
実施形態のオーディオシステムにおけるスイッチング増
幅器を構成するスイッチング回路装置を説明する。
【0009】図1は、オン・オフ指令信号発生手段1
と、ここから供給されたディジタル形式又はPWM変調
形式の2値信号に対応するアナログ出力を得るためのス
イッチング回路装置即ちスイッチング増幅器とを示す。
と、ここから供給されたディジタル形式又はPWM変調
形式の2値信号に対応するアナログ出力を得るためのス
イッチング回路装置即ちスイッチング増幅器とを示す。
【0010】オン・オフ指令信号発生手段1は、この入
力端子1aに供給される図5(A)に示すようなアナロ
グ信号を例えばPWM変調(パルス幅変調)して図5
(B)に示す高レベルと低レベルとの2つの状態を有す
る2値信号即ちディジタル信号又はPWM信号を形成す
るものである。この実施形態のオン・オフ指令信号発生
手段1は、アナログ信号の振幅の変化に対応してパルス
幅が変化しているパルス列から成るパルス幅変調信号
(PWM信号)を出力する。なお、オン・オフ指令信号
発生手段1を、周知の1ビットA/D変換器とするこ
と、又はアナログ情報に対応するディジタル信号又はP
WM信号の受信機とすること、又はディジタル信号又は
PWM信号が記録された記録媒体を再生する再生機とす
ることができる。
力端子1aに供給される図5(A)に示すようなアナロ
グ信号を例えばPWM変調(パルス幅変調)して図5
(B)に示す高レベルと低レベルとの2つの状態を有す
る2値信号即ちディジタル信号又はPWM信号を形成す
るものである。この実施形態のオン・オフ指令信号発生
手段1は、アナログ信号の振幅の変化に対応してパルス
幅が変化しているパルス列から成るパルス幅変調信号
(PWM信号)を出力する。なお、オン・オフ指令信号
発生手段1を、周知の1ビットA/D変換器とするこ
と、又はアナログ情報に対応するディジタル信号又はP
WM信号の受信機とすること、又はディジタル信号又は
PWM信号が記録された記録媒体を再生する再生機とす
ることができる。
【0011】スイッチング増幅器は、ハーフブリッジ型
電力増幅回路を構成するための第1及び第2のスイッチ
Q1 、Q2 と、第1及び第2の主電源E1 、E2 と、第
1及び第2のスイッチQ1 、Q2 の駆動回路即ちスイッ
チ制御回路2と、制御用電源3と、対の出力端子4、5
と、フィルタ6とから成る。
電力増幅回路を構成するための第1及び第2のスイッチ
Q1 、Q2 と、第1及び第2の主電源E1 、E2 と、第
1及び第2のスイッチQ1 、Q2 の駆動回路即ちスイッ
チ制御回路2と、制御用電源3と、対の出力端子4、5
と、フィルタ6とから成る。
【0012】ハーフブリッジ型電力増幅回路を形成する
ための絶縁ゲート型電界効果トランジスタから成る第1
及び第2のスイッチQ1 、Q2 は互いに直列に接続さ
れ、且つ互いに同一の直流電圧を供給するための第1及
び第2の主電源E1 、E2 の直列回路の一端と他端との
間に接続されている。負荷(図示せず)を接続するため
の第1の出力端子4はフィルタ6を介して第1及び第2
のスイッチQ1 、Q2 の相互接続点P1 に接続され、第
2の出力端子5は第1及び第2の主電源E1 、E2 の相
互接続点P2 に接続されている。スピーカ回路等の負荷
は第1及び第2の出力端子4、5間に接続される。
ための絶縁ゲート型電界効果トランジスタから成る第1
及び第2のスイッチQ1 、Q2 は互いに直列に接続さ
れ、且つ互いに同一の直流電圧を供給するための第1及
び第2の主電源E1 、E2 の直列回路の一端と他端との
間に接続されている。負荷(図示せず)を接続するため
の第1の出力端子4はフィルタ6を介して第1及び第2
のスイッチQ1 、Q2 の相互接続点P1 に接続され、第
2の出力端子5は第1及び第2の主電源E1 、E2 の相
互接続点P2 に接続されている。スピーカ回路等の負荷
は第1及び第2の出力端子4、5間に接続される。
【0013】フィルタ6は第1及び第2のスイッチQ1
、Q2 のオン・オフによって生じる高周波数成分を除
去するものであって、接続点P1 と第1の出力端子4と
の間に接続されたリアクトルL1 と第1の出力端子4と
グランドとの間に接続されたコンデンサC1 とから成
る。なお、フィルタ6と同様なものを第1及び第2の出
力端子4、5間に接続し、このフィルタを介して負荷を
接続することもできる。また、負荷がフィルタ作用を有
する場合又は負荷がフィルタを要求しない場合にはフィ
ルタ6を省くことができる。
、Q2 のオン・オフによって生じる高周波数成分を除
去するものであって、接続点P1 と第1の出力端子4と
の間に接続されたリアクトルL1 と第1の出力端子4と
グランドとの間に接続されたコンデンサC1 とから成
る。なお、フィルタ6と同様なものを第1及び第2の出
力端子4、5間に接続し、このフィルタを介して負荷を
接続することもできる。また、負荷がフィルタ作用を有
する場合又は負荷がフィルタを要求しない場合にはフィ
ルタ6を省くことができる。
【0014】ドライバー回路とも呼ぶことができるスイ
ッチ制御回路2は、第1及び第2のスイッチQ1 、Q2
をオン・オフ制御するものであって、大別して入力端子
7と、第1及び第2のインバータ回路(NOT回路)
8、9と、第1及び第2のエッジ検出回路10、11
と、温度特性を有する第1及び第2の制御信号形成回路
12、13と、逆流阻止用ダイオード14と、電源用コ
ンデンサCo とから成る。
ッチ制御回路2は、第1及び第2のスイッチQ1 、Q2
をオン・オフ制御するものであって、大別して入力端子
7と、第1及び第2のインバータ回路(NOT回路)
8、9と、第1及び第2のエッジ検出回路10、11
と、温度特性を有する第1及び第2の制御信号形成回路
12、13と、逆流阻止用ダイオード14と、電源用コ
ンデンサCo とから成る。
【0015】第1のインバータ回路8の入力端子は、2
値のオン・オフ指令信号入力端子7に接続されている。
第2のインバータ回路9の入力端子は第1のインバータ
回路8の出力端子に接続されている。第1及び第2のイ
ンバータ回路8、9の一方の電源端子は第1の電源ライ
ン15を介して第1及び第2の主電源E1 、E2 よりも
低い直流電圧+Vccを供給する制御用電源3に接続さ
れ、これ等の他方の電源端子はグランド導体としてのグ
ランド端子17にそれぞれ接続されている。第1及び第
2のインバータ回路8、9は互いに同一の回路構成のC
−MOS型FET回路即ち相補型FET回路であって、
図2に示すようにPチャネル型絶縁ゲート型電界効果ト
ランジスタ(以下、第1のインバータ用FETと言う)
18aと、Nチャネル型絶縁ゲート型電界効果トランジ
スタ(以下、第2のインバータ用FETと言う)18b
と、バッファ増幅器19と、入力端子20と、出力端子
21と、対の電源端子22、23とから成る。第1及び
第2のインバータ用FET18a、18bのゲートは入
力端子20にそれぞれ接続され、第1及び第2のインバ
ータ用FET18a、18bのドレインは互いに共通に
接続され、この共通接続点24がバッファ増幅器19を
介して出力端子21に接続され、第1のインバータ用F
ET18aのソースが第1の電源端子22に接続され、
第2のインバータ用FET18bのソースがグランド側
の第2の電源端子23に接続されている。第1の電源端
子22は第1の電源ライン15に接続され、第2の電源
端子23は図1のグランド端子17に接続される。第1
及び第2のインバータ回路8、9は周知のように入力端
子20の信号と逆位相の信号を出力端子21に送出す
る。従って、第1のインバータ回路8から図5(C)の
出力が得られ、第2のインバータ回路9から図5(D)
の出力が得られる。
値のオン・オフ指令信号入力端子7に接続されている。
第2のインバータ回路9の入力端子は第1のインバータ
回路8の出力端子に接続されている。第1及び第2のイ
ンバータ回路8、9の一方の電源端子は第1の電源ライ
ン15を介して第1及び第2の主電源E1 、E2 よりも
低い直流電圧+Vccを供給する制御用電源3に接続さ
れ、これ等の他方の電源端子はグランド導体としてのグ
ランド端子17にそれぞれ接続されている。第1及び第
2のインバータ回路8、9は互いに同一の回路構成のC
−MOS型FET回路即ち相補型FET回路であって、
図2に示すようにPチャネル型絶縁ゲート型電界効果ト
ランジスタ(以下、第1のインバータ用FETと言う)
18aと、Nチャネル型絶縁ゲート型電界効果トランジ
スタ(以下、第2のインバータ用FETと言う)18b
と、バッファ増幅器19と、入力端子20と、出力端子
21と、対の電源端子22、23とから成る。第1及び
第2のインバータ用FET18a、18bのゲートは入
力端子20にそれぞれ接続され、第1及び第2のインバ
ータ用FET18a、18bのドレインは互いに共通に
接続され、この共通接続点24がバッファ増幅器19を
介して出力端子21に接続され、第1のインバータ用F
ET18aのソースが第1の電源端子22に接続され、
第2のインバータ用FET18bのソースがグランド側
の第2の電源端子23に接続されている。第1の電源端
子22は第1の電源ライン15に接続され、第2の電源
端子23は図1のグランド端子17に接続される。第1
及び第2のインバータ回路8、9は周知のように入力端
子20の信号と逆位相の信号を出力端子21に送出す
る。従って、第1のインバータ回路8から図5(C)の
出力が得られ、第2のインバータ回路9から図5(D)
の出力が得られる。
【0016】図1において、第1及び第2のエッジ検出
回路10、11は第1及び第2のインバータ回路8、9
にそれぞれ接続されている。第1及び第2のエッジ検出
回路10、11は図5(C)(D)に示す第1及び第2
のインバータ回路8、9の出力パルスの前縁を検出して
図5(E)に概略的に示すパルスを発生する。図3に示
すように、互いに同一に形成された第1及び第2のエッ
ジ検出回路10、11は、入力端子26と、ANDゲー
ト27と、遅延回路28と、出力端子29とから成る。
ANDゲート27の一方の入力端子は入力端子26に接
続され、他方の入力端子は遅延回路28を介して入力端
子に接続されている。遅延回路28は遅れを生じさせる
寄生容量を有する3つのインバータ回路28a、28
b、28cの直列回路から成る。入力端子26は図1の
第1及び第2のインバータ回路8、9に接続される。図
3のA、B、C、D、E点の電圧波形は図5(A)
(B)(C)(D)(E)に示す通りである。即ち、図
5(A)に示す入力信号即ち図1のインバータ回路8又
は9の出力がto時点で低レベルLから高レベルHに傾
斜を有する立上りを開始し、その後のt1 時点で、イン
バータ回路8、9の出力が図3の遅延回路28の第1段
目のインバータ回路28aのしきい値Vthに達すると、
第1段目のインバータ回路28aの出力が図5(B)に
示すように高レベルHから低レベルLへの立下りを開始
する。第2段目及び第3段目のインバータ回路28b、
28cの出力は図5(C)(D)のように変化し、結
局、ANDゲート27の出力端子29には図5(E)の
微小幅のパルスが得られる。
回路10、11は第1及び第2のインバータ回路8、9
にそれぞれ接続されている。第1及び第2のエッジ検出
回路10、11は図5(C)(D)に示す第1及び第2
のインバータ回路8、9の出力パルスの前縁を検出して
図5(E)に概略的に示すパルスを発生する。図3に示
すように、互いに同一に形成された第1及び第2のエッ
ジ検出回路10、11は、入力端子26と、ANDゲー
ト27と、遅延回路28と、出力端子29とから成る。
ANDゲート27の一方の入力端子は入力端子26に接
続され、他方の入力端子は遅延回路28を介して入力端
子に接続されている。遅延回路28は遅れを生じさせる
寄生容量を有する3つのインバータ回路28a、28
b、28cの直列回路から成る。入力端子26は図1の
第1及び第2のインバータ回路8、9に接続される。図
3のA、B、C、D、E点の電圧波形は図5(A)
(B)(C)(D)(E)に示す通りである。即ち、図
5(A)に示す入力信号即ち図1のインバータ回路8又
は9の出力がto時点で低レベルLから高レベルHに傾
斜を有する立上りを開始し、その後のt1 時点で、イン
バータ回路8、9の出力が図3の遅延回路28の第1段
目のインバータ回路28aのしきい値Vthに達すると、
第1段目のインバータ回路28aの出力が図5(B)に
示すように高レベルHから低レベルLへの立下りを開始
する。第2段目及び第3段目のインバータ回路28b、
28cの出力は図5(C)(D)のように変化し、結
局、ANDゲート27の出力端子29には図5(E)の
微小幅のパルスが得られる。
【0017】図1の第1の制御信号形成回路12は、レ
ベルシフタ回路30と、第1のRSフリップフロップ3
1と、第1の駆動増幅器32とから成り、入力端子7の
オン・オフ指令信号に同期して第1のスイッチQ1をオ
ン・オフ制御するための第1の制御信号を形成し、これ
を第1のスイッチQ1 に供給するものである。
ベルシフタ回路30と、第1のRSフリップフロップ3
1と、第1の駆動増幅器32とから成り、入力端子7の
オン・オフ指令信号に同期して第1のスイッチQ1をオ
ン・オフ制御するための第1の制御信号を形成し、これ
を第1のスイッチQ1 に供給するものである。
【0018】レベルシフタ回路30は、第1、第2、第
3及び第4の半導体素子としての絶縁ゲート型FET3
4、35、36,37と、第1の抵抗手段としての2つ
の抵抗38a、38bと、第2の抵抗手段としての第2
の抵抗39a、39bとから成り、ブートストラップ回
路に形成されている。第1〜第4FET34〜37は、
第1の主端子としてドレイン、第2の主端子としてのソ
−ス、制御端子としてのゲ−トをそれぞれ有する。Nチ
ャネル型の第1のFET34のゲートは第1のエッジ検
出回路10に接続され、そのソースは第1の抵抗手段の
2つの抵抗38a、38bを介してグランド端子17に
接続されている。Nチャネル型の第2のFET35のゲ
ートは第2のエッジ検出回路11に接続され、そのソー
スは第2の抵抗手段としての2つの抵抗39a、39b
を介してグランド端子17に接続されている。Pチャネ
ル型の第3のFET36のゲートは第2のFET35の
ドレインに接続され、このドレインは第1のFET34
のドレインに接続され、このソースは第2の電源ライン
16に接続されている。Pチャネル型の第4のFET3
7のゲートは第1のFET34のドレインに接続され、
このドレインは第2のFET35のドレインに接続さ
れ、このソースは第2の電源ライン16に接続されてい
る。
3及び第4の半導体素子としての絶縁ゲート型FET3
4、35、36,37と、第1の抵抗手段としての2つ
の抵抗38a、38bと、第2の抵抗手段としての第2
の抵抗39a、39bとから成り、ブートストラップ回
路に形成されている。第1〜第4FET34〜37は、
第1の主端子としてドレイン、第2の主端子としてのソ
−ス、制御端子としてのゲ−トをそれぞれ有する。Nチ
ャネル型の第1のFET34のゲートは第1のエッジ検
出回路10に接続され、そのソースは第1の抵抗手段の
2つの抵抗38a、38bを介してグランド端子17に
接続されている。Nチャネル型の第2のFET35のゲ
ートは第2のエッジ検出回路11に接続され、そのソー
スは第2の抵抗手段としての2つの抵抗39a、39b
を介してグランド端子17に接続されている。Pチャネ
ル型の第3のFET36のゲートは第2のFET35の
ドレインに接続され、このドレインは第1のFET34
のドレインに接続され、このソースは第2の電源ライン
16に接続されている。Pチャネル型の第4のFET3
7のゲートは第1のFET34のドレインに接続され、
このドレインは第2のFET35のドレインに接続さ
れ、このソースは第2の電源ライン16に接続されてい
る。
【0019】第1のRSフリップフロップ31のセット
端子Sは第1のFET34のドレインに接続され、その
リセット端子Rは第2のFET35のドレインに接続さ
れ、この対の電源端子は電源ライン16と電源ライン3
3とに接続されている。第1の駆動増幅器32は第1の
RSフリップフロップ31の正出力端子Qと第1のスイ
ッチQ1 の制御端子としてのゲートとの間に接続されて
いる。また、第1の駆動増幅器32の対の電源端子は電
源ライン16、33に接続されている。なお、フリップ
フロップ31のセット端子Sとグランド及びライン33
との間には寄生容量Ca、Cbがあり、またリセット端
子Rとグランド及びライン33との間に寄生容量Cc、
Cdがある。
端子Sは第1のFET34のドレインに接続され、その
リセット端子Rは第2のFET35のドレインに接続さ
れ、この対の電源端子は電源ライン16と電源ライン3
3とに接続されている。第1の駆動増幅器32は第1の
RSフリップフロップ31の正出力端子Qと第1のスイ
ッチQ1 の制御端子としてのゲートとの間に接続されて
いる。また、第1の駆動増幅器32の対の電源端子は電
源ライン16、33に接続されている。なお、フリップ
フロップ31のセット端子Sとグランド及びライン33
との間には寄生容量Ca、Cbがあり、またリセット端
子Rとグランド及びライン33との間に寄生容量Cc、
Cdがある。
【0020】電源用コンデンサCo の一端は逆流阻止用
ダイオード14を介して制御用電源3に接続され、この
他端はライン33によって第1及び第2のスイッチQ1
、Q2 の相互接続点P1 即ち第1のスイッチQ1 のソ
ースに接続されている。このコンデンサCo は、第2の
スイッチQ2 がオンの期間に制御用電源3とダイオード
14とコンデンサCo と第2のスイッチQ2 の経路に流
れる電流で充電される。第1の駆動増幅器32はコンデ
ンサCo を電源としているので、グランドに対する相互
接続点P1 の電位の変化に拘らずに第1のスイッチQ1
のゲート・ソース間に所定の電圧の制御信号が供給され
る。
ダイオード14を介して制御用電源3に接続され、この
他端はライン33によって第1及び第2のスイッチQ1
、Q2 の相互接続点P1 即ち第1のスイッチQ1 のソ
ースに接続されている。このコンデンサCo は、第2の
スイッチQ2 がオンの期間に制御用電源3とダイオード
14とコンデンサCo と第2のスイッチQ2 の経路に流
れる電流で充電される。第1の駆動増幅器32はコンデ
ンサCo を電源としているので、グランドに対する相互
接続点P1 の電位の変化に拘らずに第1のスイッチQ1
のゲート・ソース間に所定の電圧の制御信号が供給され
る。
【0021】第2の制御信号形成回路13は、遅延回路
41と第2のフリップフロップ42と第2の駆動増幅器
43とから成り、第2のスイッチQ2 をオン・オフ制御
するための第2の制御信号を形成する。第2の制御信号
は周知のように第1の制御信号の逆相信号である。
41と第2のフリップフロップ42と第2の駆動増幅器
43とから成り、第2のスイッチQ2 をオン・オフ制御
するための第2の制御信号を形成する。第2の制御信号
は周知のように第1の制御信号の逆相信号である。
【0022】遅延回路41は、第5、第6、第7及び第
8のFET44、45、46、47と、第3の抵抗手段
としての2つの抵抗48a、48bと、第4の抵抗手段
としての2つの抵抗49a、49bとから成り、レベル
シフタ回路30と同一の遅延時間を得るためにレベルシ
フタ回路30と同一回路に形成されている。即ち、Nチ
ャネル型の第5のFET44のゲートは第1のエッジ検
出回路10に接続され、このソースは第3の抵抗手段と
しての2つの抵抗48a、48bを介してグランド端子
17に接続されている。Nチャネル型の第6のFET4
5のゲートは第2のエッジ検出回路11に接続され、こ
のソースは第4の抵抗手段としての2つの抵抗49a、
49bを介してグランド端子17に接続されている。P
チャネル型の第7のFET46のゲートは第6のFET
46のドレインに接続され、第7のFET46のドレイ
ンは第5のFET48のドレインに接続され、第7のF
ET46のソースは電源ライン15aに接続されてい
る。Pチャネル型の第8のFET47のゲートは第5の
FET44のドレインに接続され、このFET47のド
レインは第6のFET45のドレインに接続され、この
FET47のソースは電源ライン15aに接続されてい
る。
8のFET44、45、46、47と、第3の抵抗手段
としての2つの抵抗48a、48bと、第4の抵抗手段
としての2つの抵抗49a、49bとから成り、レベル
シフタ回路30と同一の遅延時間を得るためにレベルシ
フタ回路30と同一回路に形成されている。即ち、Nチ
ャネル型の第5のFET44のゲートは第1のエッジ検
出回路10に接続され、このソースは第3の抵抗手段と
しての2つの抵抗48a、48bを介してグランド端子
17に接続されている。Nチャネル型の第6のFET4
5のゲートは第2のエッジ検出回路11に接続され、こ
のソースは第4の抵抗手段としての2つの抵抗49a、
49bを介してグランド端子17に接続されている。P
チャネル型の第7のFET46のゲートは第6のFET
46のドレインに接続され、第7のFET46のドレイ
ンは第5のFET48のドレインに接続され、第7のF
ET46のソースは電源ライン15aに接続されてい
る。Pチャネル型の第8のFET47のゲートは第5の
FET44のドレインに接続され、このFET47のド
レインは第6のFET45のドレインに接続され、この
FET47のソースは電源ライン15aに接続されてい
る。
【0023】第2のRSフリップフロップ42のセット
端子Sは第6のFET45のドレインに接続され、この
リセット端子Rは第5のFET44のドレインに接続さ
れ、この対の電源端子は電源ライン15aとグランド端
子17に接続されている。第2の駆動増幅器43は第2
のRSフリップフロップ42の正出力端子Qと第2のス
イッチQ2 のゲートとの間に接続され、この対の電源端
子は電源ライン15aとグランド端子17とに接続され
ている。なお、第2のフリップフロップ42のセット端
子Sとグランドとの間に寄生容量Cfがあり、リセット
端子Rとグランドとの間に寄生容量Ceがある。
端子Sは第6のFET45のドレインに接続され、この
リセット端子Rは第5のFET44のドレインに接続さ
れ、この対の電源端子は電源ライン15aとグランド端
子17に接続されている。第2の駆動増幅器43は第2
のRSフリップフロップ42の正出力端子Qと第2のス
イッチQ2 のゲートとの間に接続され、この対の電源端
子は電源ライン15aとグランド端子17とに接続され
ている。なお、第2のフリップフロップ42のセット端
子Sとグランドとの間に寄生容量Cfがあり、リセット
端子Rとグランドとの間に寄生容量Ceがある。
【0024】ベルシフタ回路30における第1のFET
34のソ−ス抵抗として機能する第1の抵抗手段として
の2つの抵抗38a、38bの内の一方の抵抗38a
は、負の温度係数を有するサ−ミスタから成り、常温
(20℃)よりも高い温度領域において温度が上昇するに
従って抵抗値が低下するものであり、他方の抵抗38b
は零又は正の温度係数の抵抗である。第2のFET35
の2つのソ−ス抵抗として機能する第2の抵抗手段とし
ての2つの抵抗39a、39bの内の一方は負の温度係
数を有するサ−ミスタから成り、常温(20℃)よりも高
い温度領域において温度が上昇するに従って抵抗値が低
下するもので、他方の抵抗39bは抵抗38bと同様に
正の温度係数を有するものである。なお、抵抗39aの
負の温度係数の絶対値は、抵抗38aのそれよりも大き
い。このスイッチング回路装置の使用温度範囲におい
て、第1の抵抗手段としての2つの抵抗38a、38b
の合計抵抗値R1は、第2の抵抗手段としての2つの抵
抗39a、39bの合計抵抗値R2よりも大きい値を有
する。遅延回路41は、レベルシフタ回路30と同様な
遅延を得るためのものであるので、第5のFET44の
ソ−ス抵抗として機能する第3の抵抗手段としての一方
の抵抗48aは抵抗38aと同一の負の温度係数及び抵
抗を有するサ−ミスタから成り、他方の抵抗48bは抵
抗38bと同一の正の温度係数及び抵抗値を有する。ま
た、第6のFET45のソ−ス抵抗として機能する第4
の抵抗手段としての一方の抵抗49aは抵抗39aと同
一のものであり、他方の抵抗49bは抵抗39bと同一
のものである。抵抗38a、39a、48a、49aが
負の温度係数を有するので、温度の上昇に応じてそれぞ
れのソ−ス抵抗が低下し、レベルシフタ回路30及び遅
延回路41の出力の遅れが少なくなる。また、抵抗39
aの負の温度係数の絶対値が抵抗38aのそれよりも大
きいので、温度上昇に応じて第2のFET35の出力の
遅れ補償効果が第1のFET34のそれよりも大きくな
り、温度変化によるフリップフロップ31の出力パルス
の変動が抑制される。また、遅延回路41においてもレ
ベルシフタ回路30と同様の遅れ補償作用が生じる。こ
れ等の詳細は追って説明する。
34のソ−ス抵抗として機能する第1の抵抗手段として
の2つの抵抗38a、38bの内の一方の抵抗38a
は、負の温度係数を有するサ−ミスタから成り、常温
(20℃)よりも高い温度領域において温度が上昇するに
従って抵抗値が低下するものであり、他方の抵抗38b
は零又は正の温度係数の抵抗である。第2のFET35
の2つのソ−ス抵抗として機能する第2の抵抗手段とし
ての2つの抵抗39a、39bの内の一方は負の温度係
数を有するサ−ミスタから成り、常温(20℃)よりも高
い温度領域において温度が上昇するに従って抵抗値が低
下するもので、他方の抵抗39bは抵抗38bと同様に
正の温度係数を有するものである。なお、抵抗39aの
負の温度係数の絶対値は、抵抗38aのそれよりも大き
い。このスイッチング回路装置の使用温度範囲におい
て、第1の抵抗手段としての2つの抵抗38a、38b
の合計抵抗値R1は、第2の抵抗手段としての2つの抵
抗39a、39bの合計抵抗値R2よりも大きい値を有
する。遅延回路41は、レベルシフタ回路30と同様な
遅延を得るためのものであるので、第5のFET44の
ソ−ス抵抗として機能する第3の抵抗手段としての一方
の抵抗48aは抵抗38aと同一の負の温度係数及び抵
抗を有するサ−ミスタから成り、他方の抵抗48bは抵
抗38bと同一の正の温度係数及び抵抗値を有する。ま
た、第6のFET45のソ−ス抵抗として機能する第4
の抵抗手段としての一方の抵抗49aは抵抗39aと同
一のものであり、他方の抵抗49bは抵抗39bと同一
のものである。抵抗38a、39a、48a、49aが
負の温度係数を有するので、温度の上昇に応じてそれぞ
れのソ−ス抵抗が低下し、レベルシフタ回路30及び遅
延回路41の出力の遅れが少なくなる。また、抵抗39
aの負の温度係数の絶対値が抵抗38aのそれよりも大
きいので、温度上昇に応じて第2のFET35の出力の
遅れ補償効果が第1のFET34のそれよりも大きくな
り、温度変化によるフリップフロップ31の出力パルス
の変動が抑制される。また、遅延回路41においてもレ
ベルシフタ回路30と同様の遅れ補償作用が生じる。こ
れ等の詳細は追って説明する。
【0025】図1のA〜Lで示す箇所の電圧を概略的に
示す図4(A)〜(L)を参照して図1の回路の基本的
動作を説明する。制御回路2の入力端子7に図4(B)
のPWM信号から成るオン・オフ指令入力信号が入力す
ると、第1のインバータ回路8によって入力信号が位相
反転され、ここから図4(C)に示す信号が得られる。
第2のインバータ回路9からは第1のインバータ回路8
の出力を位相反転した信号に相当する図4(D)の信号
が得られる。第1及び第2のエッジ検出回路10、11
からは、図4(C)(D)のパルスの前縁検出信号が図
4(E)(F)に示すように得られる。第1及び第2の
エッジ検出回路10、11の出力パルスの幅は第1及び
第2のインバータ回路8、9の出力パルスの幅よりも十
分に狭いので、レベルシフタ回路30に大きな電流が長
い時間流れるのを阻止することができ、電力損失を低減
することができる。図4(E)に示すように第1のエッ
ジ検出回路10から出力パルスが発生した時には第1の
FET34がオンになり、このドレイン電位が低下する
ために第4のFET37がオンになる。この結果、第4
のFET37のドレイン即ち第1のRSフリップフロッ
プ31のリセット端子Rが図4(H)のt1 時点に示す
ように低レベルから高レベルに転換し、フリップフロッ
プ31がリセットされる。図4(F)に示すように第2
のエッジ検出回路11から出力パルスが発生した時には
第2のFET35がオンになり、このドレイン電位が低
下するために第3のFET36もオンになる。この結
果、第3のFET36のドレイン即ち第1のRSフリッ
プフロップ31のセット端子Sが図4(G)のt2 時点
に示すように低レベルから高レベルに転換し、フリップ
フロップ31がセット状態になる。その後、図4のt3
時点で再び第1のエッジ検出回路10から出力パルスが
発生すると、第1のフリップフロップ31はリセットさ
れる。第1のRSフリップフロップ31のセットとリセ
ットとが繰返されると、この出力端子Qから図4(I)
に示す第1の制御信号が発生し、これが駆動増幅器32
を介して第1のスイッチQ1のゲート・ソース間に印加
される。制御回路2における遅延を無視すると、図4
(I)に示す第1の制御信号は図5(B)の入力信号と
同相関係にある。従って、第1のスイッチQ1 はオン・
オフ指令入力信号と同相関係を有してオン・オフ動作す
る。
示す図4(A)〜(L)を参照して図1の回路の基本的
動作を説明する。制御回路2の入力端子7に図4(B)
のPWM信号から成るオン・オフ指令入力信号が入力す
ると、第1のインバータ回路8によって入力信号が位相
反転され、ここから図4(C)に示す信号が得られる。
第2のインバータ回路9からは第1のインバータ回路8
の出力を位相反転した信号に相当する図4(D)の信号
が得られる。第1及び第2のエッジ検出回路10、11
からは、図4(C)(D)のパルスの前縁検出信号が図
4(E)(F)に示すように得られる。第1及び第2の
エッジ検出回路10、11の出力パルスの幅は第1及び
第2のインバータ回路8、9の出力パルスの幅よりも十
分に狭いので、レベルシフタ回路30に大きな電流が長
い時間流れるのを阻止することができ、電力損失を低減
することができる。図4(E)に示すように第1のエッ
ジ検出回路10から出力パルスが発生した時には第1の
FET34がオンになり、このドレイン電位が低下する
ために第4のFET37がオンになる。この結果、第4
のFET37のドレイン即ち第1のRSフリップフロッ
プ31のリセット端子Rが図4(H)のt1 時点に示す
ように低レベルから高レベルに転換し、フリップフロッ
プ31がリセットされる。図4(F)に示すように第2
のエッジ検出回路11から出力パルスが発生した時には
第2のFET35がオンになり、このドレイン電位が低
下するために第3のFET36もオンになる。この結
果、第3のFET36のドレイン即ち第1のRSフリッ
プフロップ31のセット端子Sが図4(G)のt2 時点
に示すように低レベルから高レベルに転換し、フリップ
フロップ31がセット状態になる。その後、図4のt3
時点で再び第1のエッジ検出回路10から出力パルスが
発生すると、第1のフリップフロップ31はリセットさ
れる。第1のRSフリップフロップ31のセットとリセ
ットとが繰返されると、この出力端子Qから図4(I)
に示す第1の制御信号が発生し、これが駆動増幅器32
を介して第1のスイッチQ1のゲート・ソース間に印加
される。制御回路2における遅延を無視すると、図4
(I)に示す第1の制御信号は図5(B)の入力信号と
同相関係にある。従って、第1のスイッチQ1 はオン・
オフ指令入力信号と同相関係を有してオン・オフ動作す
る。
【0026】遅延回路41の第5〜第8のFET44〜
47と第3及び第4の抵抗48、49とは、レベルシフ
タ回路31の第1〜第4のFET34〜37と第1及び
第2の抵抗38、39と等価なものであるので、遅延回
路41はレベルシフタ回路30と同様に動作する。但
し、第2のRSフリップフロップ42のセット端子Sが
第6のFET45のドレインに接続され、このリセット
端子Rが第5のFET44のドレインに接続されている
ので、第2のRSフリップフロップ42の出力は図4
(J)に示すように図4(I)の第1のRSフリップフ
ロップ31の出力の逆相信号となる。従って、第2のス
イッチQ2 のための第2の制御信号は第1のスイッチQ
1 のための第1の制御信号に対して逆相の関係を有し、
第2のスイッチQ2 は第1のスイッチQ1 と逆に動作す
る。即ち、第1のスイッチQ1 がオンの時には第2のス
イッチQ2 がオフになり、逆に第1のスイッチQ1 がオ
フの時に第2のスイッチQ2 がオンになる。接続点P1
の電位は、図4(K)に示すように第1のスイッチQ1
のオン時に高レベルになり、第2のスイッチQ2 がオン
時には低レベルになる。接続点P1 の電位は、グランド
を基準にした場合には、第1のスイッチQ1 のオン時に
第1及び第2の主電源E1 、E2 の合計電圧になる。ま
た、第2の出力端子5と接続点P1 との間の電圧は第1
のスイッチQ1 がオンの時に第1の主電源E1 の電圧と
同一になる。また、第2のスイッチQ2 のオン時には、
接続点P1 の電位が第2の出力端子5よりも第2の主電
源E2 の電圧だけ低くなる。第1及び第2の出力端子
4、5間には図4(K)のPWMパルス列の平滑信号に
相当する図4(L)のアナログ出力を得ることができ
る。
47と第3及び第4の抵抗48、49とは、レベルシフ
タ回路31の第1〜第4のFET34〜37と第1及び
第2の抵抗38、39と等価なものであるので、遅延回
路41はレベルシフタ回路30と同様に動作する。但
し、第2のRSフリップフロップ42のセット端子Sが
第6のFET45のドレインに接続され、このリセット
端子Rが第5のFET44のドレインに接続されている
ので、第2のRSフリップフロップ42の出力は図4
(J)に示すように図4(I)の第1のRSフリップフ
ロップ31の出力の逆相信号となる。従って、第2のス
イッチQ2 のための第2の制御信号は第1のスイッチQ
1 のための第1の制御信号に対して逆相の関係を有し、
第2のスイッチQ2 は第1のスイッチQ1 と逆に動作す
る。即ち、第1のスイッチQ1 がオンの時には第2のス
イッチQ2 がオフになり、逆に第1のスイッチQ1 がオ
フの時に第2のスイッチQ2 がオンになる。接続点P1
の電位は、図4(K)に示すように第1のスイッチQ1
のオン時に高レベルになり、第2のスイッチQ2 がオン
時には低レベルになる。接続点P1 の電位は、グランド
を基準にした場合には、第1のスイッチQ1 のオン時に
第1及び第2の主電源E1 、E2 の合計電圧になる。ま
た、第2の出力端子5と接続点P1 との間の電圧は第1
のスイッチQ1 がオンの時に第1の主電源E1 の電圧と
同一になる。また、第2のスイッチQ2 のオン時には、
接続点P1 の電位が第2の出力端子5よりも第2の主電
源E2 の電圧だけ低くなる。第1及び第2の出力端子
4、5間には図4(K)のPWMパルス列の平滑信号に
相当する図4(L)のアナログ出力を得ることができ
る。
【0027】図6及び図7は第1及び第2のインバータ
回路8又は9の遅れを説明するための波形図である。イ
ンバータ回路8、9は、図2に示すようにC−MOS構
成であり、下側のFET18bのドレイン・ソース間即
ちバッファ増幅器19の入力段に寄生容量Cinを有す
る。このため、図6(A)のt1 において入力端子20
が高レベルから低レベルに転換した時に、出力端子21
の電圧は図6(B)に示すように遅れを有して立上る。
図6(B)に示すt1 〜t3 区間の出力電圧Vout は次
式に従って変化する。 Vout =(Is /Cin)t (式1) ここで、Is は電源端子22と上側のFET18aと入
力容量Cinの経路に流れるセット電流を示し、tは時間
を示す。また、図6のt4 〜t6 区間の出力電圧Vout
は次式に従って変化する。 Vout =(Ir /Cin)t (式2) ここで、Ir は入力容量Cinと下側のFET18bとの
経路で流れるリセット電流を示す。リセット電流Ir は
セット電流Is よりも大きく流れるので、t4〜t6 区
間はt1 〜t3 区間よりも短い。第1及び第2のインバ
ータ用FET18a、18bに流すことができる電流I
は、電源電圧+Vccを一定とした場合に次式で示すこと
ができる。 I=μVg 2 CW/L (式3) ここで、μはFETにおけるキャリアの表面移動度、V
g はゲート電圧、Cは単位面積当りのゲート容量、Wは
チャネル幅、Lはチャネル長である。
回路8又は9の遅れを説明するための波形図である。イ
ンバータ回路8、9は、図2に示すようにC−MOS構
成であり、下側のFET18bのドレイン・ソース間即
ちバッファ増幅器19の入力段に寄生容量Cinを有す
る。このため、図6(A)のt1 において入力端子20
が高レベルから低レベルに転換した時に、出力端子21
の電圧は図6(B)に示すように遅れを有して立上る。
図6(B)に示すt1 〜t3 区間の出力電圧Vout は次
式に従って変化する。 Vout =(Is /Cin)t (式1) ここで、Is は電源端子22と上側のFET18aと入
力容量Cinの経路に流れるセット電流を示し、tは時間
を示す。また、図6のt4 〜t6 区間の出力電圧Vout
は次式に従って変化する。 Vout =(Ir /Cin)t (式2) ここで、Ir は入力容量Cinと下側のFET18bとの
経路で流れるリセット電流を示す。リセット電流Ir は
セット電流Is よりも大きく流れるので、t4〜t6 区
間はt1 〜t3 区間よりも短い。第1及び第2のインバ
ータ用FET18a、18bに流すことができる電流I
は、電源電圧+Vccを一定とした場合に次式で示すこと
ができる。 I=μVg 2 CW/L (式3) ここで、μはFETにおけるキャリアの表面移動度、V
g はゲート電圧、Cは単位面積当りのゲート容量、Wは
チャネル幅、Lはチャネル長である。
【0028】上記キャリアの表面移動度μは負の温度特
性を有し、温度が高くなるに従って小さくなる。従っ
て、温度が高くなると、FETが流せる最大電流Iが低
下する。この結果、高温時には、式1及び式2のIs 及
びIr が小さくなり、出力電圧Vout の傾きが図7
(B)に示すように図6(B)のそれよりもゆるくなる。
インバータ回路8、9に接続された次段のエッジ検出回
路10、11はしきい値Vthを有するので、図6の低温
時には、インバータ出力電圧Vout のt2 からt5 まで
の時間幅T1 が有効出力区間即ち有効パルス区間とな
り、またt2時点が有効な前縁となり、遅れTd1が生じ
る。また、図7の高温時のインバータ出力電圧Voutは
t2 〜t5 の時間幅T2 が有効出力区間即ち有効パルス
区間となり、図6の低温時のその幅T1よりも狭くなる。
また、図7(B)のしきい値Vthに交差する前縁時点の遅
れTd2が図6(B)の遅れTd1よりも大きくなる。
性を有し、温度が高くなるに従って小さくなる。従っ
て、温度が高くなると、FETが流せる最大電流Iが低
下する。この結果、高温時には、式1及び式2のIs 及
びIr が小さくなり、出力電圧Vout の傾きが図7
(B)に示すように図6(B)のそれよりもゆるくなる。
インバータ回路8、9に接続された次段のエッジ検出回
路10、11はしきい値Vthを有するので、図6の低温
時には、インバータ出力電圧Vout のt2 からt5 まで
の時間幅T1 が有効出力区間即ち有効パルス区間とな
り、またt2時点が有効な前縁となり、遅れTd1が生じ
る。また、図7の高温時のインバータ出力電圧Voutは
t2 〜t5 の時間幅T2 が有効出力区間即ち有効パルス
区間となり、図6の低温時のその幅T1よりも狭くなる。
また、図7(B)のしきい値Vthに交差する前縁時点の遅
れTd2が図6(B)の遅れTd1よりも大きくなる。
【0029】高温時におけるインバータ回路8、9の遅
れの補正はレベルシフタ回路30及び遅延回路41の負の
温度係数を有する抵抗38a、39a、48a、49a
によって達成される。低温即ち常温(20℃)よりも温度が
上昇して高温状態になると負の温度係数を有する抵抗3
8a、39a、48a、49aの抵抗値が低下し、FE
T34、35、44、45のドレイン電流の立上りが速
くなり、これ等の出力の遅れが小さくなる。図8は低温
時と高温時のインバ−タ回路8、9の入出力とフリップ
フロップ31、42の出力パルスとの関係を、第1及び
第2のエッジ検出回路10、11の遅れを無視して概略
的に示す。また、図8で実線で示す波形は本発明及び従
来の低温時の波形を示し、点線の波形は本発明の高温時
の波形を示し、鎖線は従来の高温時の波形を示す。図8
の低温時においては、図8(A)の第1のインバ−タ回
路8の入力信号Vinに応答して図8(B)の出力V01が
第1のインバ−タ回路8から得られ、これが第2のインバ
−タ回路9の入力となつて第2のインバ−タ回路9から
図8(C)の出力V02が発生する。なお、図8(B)の
Vth1は第2のインバ−タ回路9及び第1のエッジ検出回
路10及び第1のFET34のしきい値を示し、図8(C)
のVth2は第2のエッジ検出回路11及び第2のFET3
5のしきい値を示す。ここで説明を容易にするために、
第1及び第2のエッジ検出回路10、11の遅れを無視す
ると、図8(D)に示すレベルシフタ回路30から得ら
れる第1のRSフリップフロップ31のセット信号がフ
リップフロップ31のセット入力のしきい値Vth3を横
切るt5時点でフリップフロップ31はセットされ、図
8(E)に示すレベルシフタ回路30から得られるリセ
ット信号がフリップフロップ31のリセット入力のしき
い値Vth4を横切るt10時点でフリップフロップ31は
リセットされる。第2のフリップフロップ42は第1の
フリップフロップ31と逆にt5時点でリセットされ、
t10時点でセットされる。
れの補正はレベルシフタ回路30及び遅延回路41の負の
温度係数を有する抵抗38a、39a、48a、49a
によって達成される。低温即ち常温(20℃)よりも温度が
上昇して高温状態になると負の温度係数を有する抵抗3
8a、39a、48a、49aの抵抗値が低下し、FE
T34、35、44、45のドレイン電流の立上りが速
くなり、これ等の出力の遅れが小さくなる。図8は低温
時と高温時のインバ−タ回路8、9の入出力とフリップ
フロップ31、42の出力パルスとの関係を、第1及び
第2のエッジ検出回路10、11の遅れを無視して概略
的に示す。また、図8で実線で示す波形は本発明及び従
来の低温時の波形を示し、点線の波形は本発明の高温時
の波形を示し、鎖線は従来の高温時の波形を示す。図8
の低温時においては、図8(A)の第1のインバ−タ回
路8の入力信号Vinに応答して図8(B)の出力V01が
第1のインバ−タ回路8から得られ、これが第2のインバ
−タ回路9の入力となつて第2のインバ−タ回路9から
図8(C)の出力V02が発生する。なお、図8(B)の
Vth1は第2のインバ−タ回路9及び第1のエッジ検出回
路10及び第1のFET34のしきい値を示し、図8(C)
のVth2は第2のエッジ検出回路11及び第2のFET3
5のしきい値を示す。ここで説明を容易にするために、
第1及び第2のエッジ検出回路10、11の遅れを無視す
ると、図8(D)に示すレベルシフタ回路30から得ら
れる第1のRSフリップフロップ31のセット信号がフ
リップフロップ31のセット入力のしきい値Vth3を横
切るt5時点でフリップフロップ31はセットされ、図
8(E)に示すレベルシフタ回路30から得られるリセ
ット信号がフリップフロップ31のリセット入力のしき
い値Vth4を横切るt10時点でフリップフロップ31は
リセットされる。第2のフリップフロップ42は第1の
フリップフロップ31と逆にt5時点でリセットされ、
t10時点でセットされる。
【0030】更に詳細には、図8(C)の第2のインバ−
タ回路9の出力V02に応答して第2のFET35がt3
時点でオンになると、第3のFET36のゲ−トが低レ
ベルとなり、第3のFET36がオンになり、図8
(D)のセットトリガ信号が発生する。この時、寄生容
量Ca、Cb等のためにセットトリガ信号の立上りに遅
れが生じ、t5時点でフリップフロップ31のセット入
力のしきい値Vth3に達する。また、図8のt8時点で第
1のインバ−タ回路8の出力に応答して第1のFET3
4がオンになると、第4のFET37がオンになり、図
8(E)のリセットトリガ信号が発生する。フリップフ
ロップ31は、寄生容量Cc、Cd等のための遅れを伴
ってt10時点でリセットされる。図1のスイッチ回路装
置が高温状態になると、第1及び第2のインバ−タ回路
8、9の出力の遅れが図8(B)(C)で点線で示すよ
うに大きくなる。高温時には、レベルシフタ回路30は
図8(B)(C)の点線で示すインバ−タ出力波形に応
答して図8(D)(E)で点線で示すセットトリガ信号
Vs2及びリセットトリガ信号Vr2を出力する。高温時
セットトリガ信号Vs2の立上り開始時点はt4であっ
て、実線で示す低温時セットトリガ信号Vs1の立上り開
始時点t3よりも遅れているが、立上りの速度が速いた
めに、しきい値Vth3を横切る時点は同一のt5時点にな
る。この結果、フリップフロップ31のセット時点の温
度によるバラツキが無くなる。この高温時のセットトリ
ガ信号Vs2の立上り速度の改善は、第2の抵抗手段とし
ての抵抗39aに負の温度係数の大きい抵抗を使用する
ことによって達成されている。即ち、抵抗39aと39
bとの合計値R2は、低温時においては従来と同様に比
較的高い第1の値R21に保たれているが、高温時には第1
の値R21よりも低い第2の値R22になる。このため、第
2のFET35に大きなドレイン電流が流れることが可
能になり、寄生容量Cc、Cdが急速に放電され、第3
のFET36のゲ−ト放電が急速に低下し、第3のFE
T36のドレイン電位即ちセットトリガ信号Vs2が急速
に立上る。なお、従来回路の高温時のセットトリガ信号
は図8(D)で鎖線で示すVs3となり、低温時の立上り
とほぼ同一の傾きを有する。
タ回路9の出力V02に応答して第2のFET35がt3
時点でオンになると、第3のFET36のゲ−トが低レ
ベルとなり、第3のFET36がオンになり、図8
(D)のセットトリガ信号が発生する。この時、寄生容
量Ca、Cb等のためにセットトリガ信号の立上りに遅
れが生じ、t5時点でフリップフロップ31のセット入
力のしきい値Vth3に達する。また、図8のt8時点で第
1のインバ−タ回路8の出力に応答して第1のFET3
4がオンになると、第4のFET37がオンになり、図
8(E)のリセットトリガ信号が発生する。フリップフ
ロップ31は、寄生容量Cc、Cd等のための遅れを伴
ってt10時点でリセットされる。図1のスイッチ回路装
置が高温状態になると、第1及び第2のインバ−タ回路
8、9の出力の遅れが図8(B)(C)で点線で示すよ
うに大きくなる。高温時には、レベルシフタ回路30は
図8(B)(C)の点線で示すインバ−タ出力波形に応
答して図8(D)(E)で点線で示すセットトリガ信号
Vs2及びリセットトリガ信号Vr2を出力する。高温時
セットトリガ信号Vs2の立上り開始時点はt4であっ
て、実線で示す低温時セットトリガ信号Vs1の立上り開
始時点t3よりも遅れているが、立上りの速度が速いた
めに、しきい値Vth3を横切る時点は同一のt5時点にな
る。この結果、フリップフロップ31のセット時点の温
度によるバラツキが無くなる。この高温時のセットトリ
ガ信号Vs2の立上り速度の改善は、第2の抵抗手段とし
ての抵抗39aに負の温度係数の大きい抵抗を使用する
ことによって達成されている。即ち、抵抗39aと39
bとの合計値R2は、低温時においては従来と同様に比
較的高い第1の値R21に保たれているが、高温時には第1
の値R21よりも低い第2の値R22になる。このため、第
2のFET35に大きなドレイン電流が流れることが可
能になり、寄生容量Cc、Cdが急速に放電され、第3
のFET36のゲ−ト放電が急速に低下し、第3のFE
T36のドレイン電位即ちセットトリガ信号Vs2が急速
に立上る。なお、従来回路の高温時のセットトリガ信号
は図8(D)で鎖線で示すVs3となり、低温時の立上り
とほぼ同一の傾きを有する。
【0031】低温時において図8(B)に示すようにt
8時点で第1のインバ−タ回路の出力が第1のFET3
4のしきい値Vth1を横切ると、第1のFET34がオン
になり、第4のFET37のゲ−トが低レベルになるた
めに第4のFET37がオンになり、図1でHで示され
ている出力導体即ちフリップフロップ31のリセットト
リガ信号Vr1が傾斜を有して立上る。高温時には、第
1の抵抗手段としての負の温度係数を有する抵抗38a
の働きで、抵抗38a、38bの合計抵抗値R1が低温
時よりも低くなり、第1のFET34のドレイン電流が
大きく流れるので、寄生容量の放電が速く終了し、リセ
ットトリガ信号は図8(E)で点線で示すVr2にな
る。この実施形態では、高温時のリセットトリガ信号V
r2の立上り開始はt9であって低温時のt8よりも遅れて
いる。しかし、高温時のリセットトリガ信号Vr2の立上
り速度が速いために、このリセットトリガ信号Vr2がフ
リップフロップ31のリセット入力のしきい値Vth4に
達する時点は低温時とほぼ同一のt10である。なお、従
来回路の高温時のリセットトリガ信号の立上りは鎖線で
示すVr3であり、t11時点でしきい値Vth4に達してい
る。高温時における第1のFET34の第2のソ−ス抵抗
38a、38bの合計値R1は第2のFET35の2つの
ソ−ス抵抗39a、39bの合計値R2よりも大きいの
で、図8(D)のセットトリガ信号Vs2の立上りの傾斜
は、図8(D)のリセットトリガ信号Vr2の立上りの傾
斜よりも急である。
8時点で第1のインバ−タ回路の出力が第1のFET3
4のしきい値Vth1を横切ると、第1のFET34がオン
になり、第4のFET37のゲ−トが低レベルになるた
めに第4のFET37がオンになり、図1でHで示され
ている出力導体即ちフリップフロップ31のリセットト
リガ信号Vr1が傾斜を有して立上る。高温時には、第
1の抵抗手段としての負の温度係数を有する抵抗38a
の働きで、抵抗38a、38bの合計抵抗値R1が低温
時よりも低くなり、第1のFET34のドレイン電流が
大きく流れるので、寄生容量の放電が速く終了し、リセ
ットトリガ信号は図8(E)で点線で示すVr2にな
る。この実施形態では、高温時のリセットトリガ信号V
r2の立上り開始はt9であって低温時のt8よりも遅れて
いる。しかし、高温時のリセットトリガ信号Vr2の立上
り速度が速いために、このリセットトリガ信号Vr2がフ
リップフロップ31のリセット入力のしきい値Vth4に
達する時点は低温時とほぼ同一のt10である。なお、従
来回路の高温時のリセットトリガ信号の立上りは鎖線で
示すVr3であり、t11時点でしきい値Vth4に達してい
る。高温時における第1のFET34の第2のソ−ス抵抗
38a、38bの合計値R1は第2のFET35の2つの
ソ−ス抵抗39a、39bの合計値R2よりも大きいの
で、図8(D)のセットトリガ信号Vs2の立上りの傾斜
は、図8(D)のリセットトリガ信号Vr2の立上りの傾
斜よりも急である。
【0032】フリップフロップ31は、このセット入力
のしきい値Vth3をセットトリガ信号Vs1、Vs2が横
切るt5時点でセットされ、このリセット入力のしきい
値Vth4をリセットトリガ信号Vr1、Vr2が横切る時点
t10でリセットされる。なお、従来回路ではフリップフ
ロップ31がt6でセットされ、t11でリセットされ
る。これにより、本実施形態の低温時、高温時、及び従
来の低温時には図8(F)に示す時間幅Tsのセット出
力パルスがフリップフロップ31から発生し、従来の高
温時には図8(F)で鎖線で示す時間幅Ts´のセット
出力パルスが発生する。なお、TsはTs´よりも大き
く且つ入力信号のパルス幅Tに近い値を有する。
のしきい値Vth3をセットトリガ信号Vs1、Vs2が横
切るt5時点でセットされ、このリセット入力のしきい
値Vth4をリセットトリガ信号Vr1、Vr2が横切る時点
t10でリセットされる。なお、従来回路ではフリップフ
ロップ31がt6でセットされ、t11でリセットされ
る。これにより、本実施形態の低温時、高温時、及び従
来の低温時には図8(F)に示す時間幅Tsのセット出
力パルスがフリップフロップ31から発生し、従来の高
温時には図8(F)で鎖線で示す時間幅Ts´のセット
出力パルスが発生する。なお、TsはTs´よりも大き
く且つ入力信号のパルス幅Tに近い値を有する。
【0033】遅延回路41は、レベルシフタ回路30と
同一の回路構成を有するので、レベルシフタ回路30と
同様な遅れが生じる。しかし、第2のフリップフロップ
42のセット入力端子が第6のFET45のドレインに
接続され、リセット端子が第5のFET44のドレイン
に接続されているので第2のフリップフロップ42のセ
ットとリセットは第1のフリップフロップ31のそれ等
と逆になり、第2のフリップフロップ42からは図8
(F)と逆相の図8(G)の出力パルスが発生する。
同一の回路構成を有するので、レベルシフタ回路30と
同様な遅れが生じる。しかし、第2のフリップフロップ
42のセット入力端子が第6のFET45のドレインに
接続され、リセット端子が第5のFET44のドレイン
に接続されているので第2のフリップフロップ42のセ
ットとリセットは第1のフリップフロップ31のそれ等
と逆になり、第2のフリップフロップ42からは図8
(F)と逆相の図8(G)の出力パルスが発生する。
【0034】図1において、エッジ検出回路10、11
を省き、第1のインバータ回路8の出力をFET34、
44に直接に供給し、第2のインバータ回路9の出力を
FET34、45に直接に供給することができる。この
場合には、FET34、35、44、45のしきい値に
よって第1及び第2のインバータ回路8、9の出力パル
スの有効前縁時点が決定される。
を省き、第1のインバータ回路8の出力をFET34、
44に直接に供給し、第2のインバータ回路9の出力を
FET34、45に直接に供給することができる。この
場合には、FET34、35、44、45のしきい値に
よって第1及び第2のインバータ回路8、9の出力パル
スの有効前縁時点が決定される。
【0035】図9はレベルシフタ回路31の遅れ補償を
最適化するために、図1の抵抗39bの値を調整する方
法を示す。図9では、抵抗39bが第1及び第2の抵抗
81、82の直列回路とツエナーダイオード83とから
成る。ツエナーダイオード83は通常の電圧ではブレー
クダウンしないように形成されている。全体の抵抗39
bの値が目標値よりも高い時には外部からツエナーダイ
オード83を破壊する電圧を加え、ツエナーダイオード
83を短絡状態とし、第2の抵抗82と破壊したツエナ
ーダイオード83との合成抵抗値を下げる。別の抵抗調
整方法としては、抵抗81又は82を厚膜抵抗又は薄膜
抵抗で形成し、このトリミングによってその抵抗値を調
整する。抵抗38a、38b、39a、48a、48
b、49bも抵抗39bと同様に調整することができ
る。
最適化するために、図1の抵抗39bの値を調整する方
法を示す。図9では、抵抗39bが第1及び第2の抵抗
81、82の直列回路とツエナーダイオード83とから
成る。ツエナーダイオード83は通常の電圧ではブレー
クダウンしないように形成されている。全体の抵抗39
bの値が目標値よりも高い時には外部からツエナーダイ
オード83を破壊する電圧を加え、ツエナーダイオード
83を短絡状態とし、第2の抵抗82と破壊したツエナ
ーダイオード83との合成抵抗値を下げる。別の抵抗調
整方法としては、抵抗81又は82を厚膜抵抗又は薄膜
抵抗で形成し、このトリミングによってその抵抗値を調
整する。抵抗38a、38b、39a、48a、48
b、49bも抵抗39bと同様に調整することができ
る。
【0036】本実施例は次の効果を有する。
(1) インバータ回路8、9の温度変化による遅れの
変化を温度特性を有するレベルシフタ回路30及び遅延
回路41によって補償することができる。 (2) レベルシフタ回路30の第1のFET34のソ
−ス抵抗38a、38bと第2のFET35のソ−ス抵
抗39a、39bとの温度特性を相違させ、且つ遅延回
路41の第5のFET44のソ−ス抵抗48a、48b
と第6のFET45のソ−ス抵抗49a、49bとの温
度特性も相違させているので、第1及び第2のRSフリ
ップフロップ31、42から得られる第1及び第2の制
御信号の遅れが温度変化によってさほど変化しなくな
り、且つ遅れが最小に抑制される。このため、あらゆる
温度において入力信号に対して忠実度の高い第1及び第
2の制御信号を得ることができ、図4(A)に示す原ア
ナログ信号に対して忠実度の高い図4(L)に示す再生
アナログ信号を得ることができる。 (3) レベルシフタ回路30及び遅延回路41の調整
によって第1及び第2のインバータ回路8、9とレベル
シフタ回路30と遅延回路41と第1及び第2のRSフ
リップフロップ31、42と第1及び第2の駆動増幅器
32、43との遅延を一括して調整するので、遅延調整
を容易に達成することができる。 (4) 抵抗38a、38b、39a、39b、48
a、48b、49a、49bを調整可能に構成している
ので、これ等の微調整によって最適な遅延調整を容易に
行うことができる。 (5) 温度変化による第1第2のスイッチQ1、Q2の
制御パルスの幅の変化が少なくなるので、高周波化が容
易になる。 (6) 帰還制御回路を設けなくとも、高品位の増幅が
可能である。また帰還制御回路を設ける場合であって
も、帰還量を少なくすることができる。
変化を温度特性を有するレベルシフタ回路30及び遅延
回路41によって補償することができる。 (2) レベルシフタ回路30の第1のFET34のソ
−ス抵抗38a、38bと第2のFET35のソ−ス抵
抗39a、39bとの温度特性を相違させ、且つ遅延回
路41の第5のFET44のソ−ス抵抗48a、48b
と第6のFET45のソ−ス抵抗49a、49bとの温
度特性も相違させているので、第1及び第2のRSフリ
ップフロップ31、42から得られる第1及び第2の制
御信号の遅れが温度変化によってさほど変化しなくな
り、且つ遅れが最小に抑制される。このため、あらゆる
温度において入力信号に対して忠実度の高い第1及び第
2の制御信号を得ることができ、図4(A)に示す原ア
ナログ信号に対して忠実度の高い図4(L)に示す再生
アナログ信号を得ることができる。 (3) レベルシフタ回路30及び遅延回路41の調整
によって第1及び第2のインバータ回路8、9とレベル
シフタ回路30と遅延回路41と第1及び第2のRSフ
リップフロップ31、42と第1及び第2の駆動増幅器
32、43との遅延を一括して調整するので、遅延調整
を容易に達成することができる。 (4) 抵抗38a、38b、39a、39b、48
a、48b、49a、49bを調整可能に構成している
ので、これ等の微調整によって最適な遅延調整を容易に
行うことができる。 (5) 温度変化による第1第2のスイッチQ1、Q2の
制御パルスの幅の変化が少なくなるので、高周波化が容
易になる。 (6) 帰還制御回路を設けなくとも、高品位の増幅が
可能である。また帰還制御回路を設ける場合であって
も、帰還量を少なくすることができる。
【0037】
【第2の実施形態】次に、図10に示す第2の実施形態
のスイッチング増幅器を説明する。但し、図10及び後
述する図11〜図19において図1〜図9と共通する部
分には同一の符号を付してその説明を省略する。
のスイッチング増幅器を説明する。但し、図10及び後
述する図11〜図19において図1〜図9と共通する部
分には同一の符号を付してその説明を省略する。
【0038】図10の第2の実施形態のスイッチング増
幅器は、図1の第1及び第2の主電源E1 、E2 の代り
に1つの主電源Eを設け、この主電源Eの一端と他端と
の間に第1及び第2のスイッチQ1 、Q2 の直列回路を
接続し、第1の出力端子4を結合コンデンサCc を介し
て第1及び第2のスイッチQ1 、Q2 の相互接続点P1
に接続し、第2の出力端子5をグランド端子17に接続
し、この他は図1と同一に構成したものである。図10
の出力段増幅回路は変形ハーフブリッジ型回路と呼ばれ
るものであり、第1及び第2のスイッチQ1 、Q2 を交
互にオン・オフすることによって第1及び第2の出力端
子4、5間に接続される負荷に交流を供給することがで
きる。
幅器は、図1の第1及び第2の主電源E1 、E2 の代り
に1つの主電源Eを設け、この主電源Eの一端と他端と
の間に第1及び第2のスイッチQ1 、Q2 の直列回路を
接続し、第1の出力端子4を結合コンデンサCc を介し
て第1及び第2のスイッチQ1 、Q2 の相互接続点P1
に接続し、第2の出力端子5をグランド端子17に接続
し、この他は図1と同一に構成したものである。図10
の出力段増幅回路は変形ハーフブリッジ型回路と呼ばれ
るものであり、第1及び第2のスイッチQ1 、Q2 を交
互にオン・オフすることによって第1及び第2の出力端
子4、5間に接続される負荷に交流を供給することがで
きる。
【0039】図10のA〜L点には、図4(A)〜
(L)と同様な波形を得ることができる。また、図10
の抵抗38a、38b、39a、39b、48a、48
b、49a、49bも図1と同様に機能する。従って、
第2の実施形態によっても第1の実施形態と同一の作用
効果を得ることができる。
(L)と同様な波形を得ることができる。また、図10
の抵抗38a、38b、39a、39b、48a、48
b、49a、49bも図1と同様に機能する。従って、
第2の実施形態によっても第1の実施形態と同一の作用
効果を得ることができる。
【0040】
【第3の実施形態】図11に示す第3の実施形態のスイ
ッチング増幅器は、出力段増幅回路を第1、第2、第3
及び第4のスイッチQ1 、Q2 、Q3 、Q4 をブリッジ
型に形成し、これ等の制御回路は第1の実施形態と同様
に形成したものである。即ち、主電源Eの一端と他端と
の間に第1及び第2のスイッチQ1 、Q2 の直列回路と
第3及び第4のスイッチQ3 、Q4 の直列回路とが接続
され、第1の出力端子4が第1のフィルタ6のリアクト
ルL1 を介して第1及び第2のスイッチQ1 、Q2 の相
互接続点P1 に接続され、第2の出力端子5が第2のフ
ィルタ6′のリアクトルL1 ′を介して第3及び第4の
スイッチQ3 、Q4 の相互接続点P1 ′に接続されてい
る。負荷は第1及び第2の出力端子4、5間に接続され
る。第1及び第2のスイッチQ1 、Q2 をオン・オフす
るための制御回路は図1と同一に形成されている。第3
及び第4のスイッチQ3 、Q4 をオン・オフするための
制御回路は第1及び第2のスイッチQ1 、Q2 をオン・
オフするための制御回路と実質的に同一に形成されてい
る。第1〜第4のスイッチQ1 〜Q4 のオン・オフ制御
信号は図13(A)(B)(C)(D)に示す通りであ
り、第1及び第4のスイッチQ1 、Q4 が同時にオン・
オフ制御され、また第2及び第3のスイッチQ2 、Q3
が同時にオン・オフされる。図12は第3及び第4の制
御信号形成回路12´、13´を示す。図12において
図11の第1及び第2の制御信号形成回路12、13と
実質的に同一の部分にはダッシュを伴った同一の符号が
付されている。第3のスイッチQ3 をオン・オフ制御す
るための第3の制御信号形成回路12′は第1の制御信
号形成回路12と同一の回路構成を有するが、第1及び
第2のフリップフロップ31´、42´に対する接続は
逆になっている。即ち、第3の制御信号形成回路12′
に含まれているFET35´のドレインが第1のフリッ
プフロップ31´のセット端子に接続され、FET34
´のドレインがリセット端子に接続されている。第4の
スイッチQ4 をオン・オフするための第4の制御信号形
成回路13′は第2の制御信号形成回路13と同一に形
成されている。但し、第4の制御信号形成回路13′に
含まれているFET44´のドレインがフリップフロッ
プ42´のセット端子に接続され、FET45´のドレ
インがリセット端子に接続されている。制御用電源3と
第3の制御信号形成回路12′の電源端子との間にダイ
オード14′を介してコンデンサCo ′が接続されてい
る。コンデンサCo´は第3の制御信号形成回路12′
の電源として機能するように接続されている。第2のフ
ィルタ6′はリアクトルL1 ′とコンデンサC1 ′とか
ら成り、リアクトルL1 ′は第3及び第4のスイッチQ
3 、Q4 の相互接続点P1 ′と第2の出力端子5との間
に接続され、コンデンサC1 ′は第2の出力端子5とグ
ランド端子17との間に接続されている。なお、出力端
子4、5間にフィルタを介して負荷を接続することもで
きる。
ッチング増幅器は、出力段増幅回路を第1、第2、第3
及び第4のスイッチQ1 、Q2 、Q3 、Q4 をブリッジ
型に形成し、これ等の制御回路は第1の実施形態と同様
に形成したものである。即ち、主電源Eの一端と他端と
の間に第1及び第2のスイッチQ1 、Q2 の直列回路と
第3及び第4のスイッチQ3 、Q4 の直列回路とが接続
され、第1の出力端子4が第1のフィルタ6のリアクト
ルL1 を介して第1及び第2のスイッチQ1 、Q2 の相
互接続点P1 に接続され、第2の出力端子5が第2のフ
ィルタ6′のリアクトルL1 ′を介して第3及び第4の
スイッチQ3 、Q4 の相互接続点P1 ′に接続されてい
る。負荷は第1及び第2の出力端子4、5間に接続され
る。第1及び第2のスイッチQ1 、Q2 をオン・オフす
るための制御回路は図1と同一に形成されている。第3
及び第4のスイッチQ3 、Q4 をオン・オフするための
制御回路は第1及び第2のスイッチQ1 、Q2 をオン・
オフするための制御回路と実質的に同一に形成されてい
る。第1〜第4のスイッチQ1 〜Q4 のオン・オフ制御
信号は図13(A)(B)(C)(D)に示す通りであ
り、第1及び第4のスイッチQ1 、Q4 が同時にオン・
オフ制御され、また第2及び第3のスイッチQ2 、Q3
が同時にオン・オフされる。図12は第3及び第4の制
御信号形成回路12´、13´を示す。図12において
図11の第1及び第2の制御信号形成回路12、13と
実質的に同一の部分にはダッシュを伴った同一の符号が
付されている。第3のスイッチQ3 をオン・オフ制御す
るための第3の制御信号形成回路12′は第1の制御信
号形成回路12と同一の回路構成を有するが、第1及び
第2のフリップフロップ31´、42´に対する接続は
逆になっている。即ち、第3の制御信号形成回路12′
に含まれているFET35´のドレインが第1のフリッ
プフロップ31´のセット端子に接続され、FET34
´のドレインがリセット端子に接続されている。第4の
スイッチQ4 をオン・オフするための第4の制御信号形
成回路13′は第2の制御信号形成回路13と同一に形
成されている。但し、第4の制御信号形成回路13′に
含まれているFET44´のドレインがフリップフロッ
プ42´のセット端子に接続され、FET45´のドレ
インがリセット端子に接続されている。制御用電源3と
第3の制御信号形成回路12′の電源端子との間にダイ
オード14′を介してコンデンサCo ′が接続されてい
る。コンデンサCo´は第3の制御信号形成回路12′
の電源として機能するように接続されている。第2のフ
ィルタ6′はリアクトルL1 ′とコンデンサC1 ′とか
ら成り、リアクトルL1 ′は第3及び第4のスイッチQ
3 、Q4 の相互接続点P1 ′と第2の出力端子5との間
に接続され、コンデンサC1 ′は第2の出力端子5とグ
ランド端子17との間に接続されている。なお、出力端
子4、5間にフィルタを介して負荷を接続することもで
きる。
【0041】図11のブリッジ型スイッチング増幅器の
第1〜第4のスイッチQ1 〜Q4 の制御信号は、図1の
第1及び第2のスイッチQ1 、Q2 の制御信号と同様に
形成されるので、第3の実施形態によっても第1の実施
形態と同様な効果を得ることができる。
第1〜第4のスイッチQ1 〜Q4 の制御信号は、図1の
第1及び第2のスイッチQ1 、Q2 の制御信号と同様に
形成されるので、第3の実施形態によっても第1の実施
形態と同様な効果を得ることができる。
【0042】
【第4の実施形態】図14の第4の実施形態のスイッチ
ング回路装置は、図1の第1、第2、第3及び第4の抵
抗手段としての抵抗38a、38b、39a、39b、
48a、48b、49a、49bの代わりに、第1、第
2、第3及び第4の抵抗値調整用半導体素子としてのF
ET91、92、93、94をFET34、35、4
4、45のソ−スとグランドとの間にそれぞれ接続し、
FET91〜94の制御回路95を設け、この他は図1
と同一に形成したものである。制御回路95は、図15
に示すように温度検出器96と第1、第2、第3及び第
4の制御電圧発生回路97、98、99、100とから
成る。温度検出回路96はスイッチ回路装置の第1及び
第2のインバ−タ回路8、9の温度を検出し、温度を示
す電気信号を第1〜第4の制御電圧発生回路97〜10
0に送る。第1〜第4の制御電圧発生回路97〜100
は電圧制御回路から成り、温度の対して比例的に変化す
る第1〜第4の制御電圧Vg1〜Vg4を発生する。第1、
第2、第3及び第4の制御電圧はFET91、92、9
3、94のゲ−トに供給され、FET91〜94のドレ
イン・ソ−ス間の抵抗値が図1の抵抗38a、38b、
39a、39b、48a、48b、49a、49bと同
様な負の温度特性を有するように制御される。なお、高
温時において、FET92の制御電圧Vg2はFET91
の制御電圧Vg1よりも高く設定され、また、FET94
の制御電圧Vg4はFET93の制御電圧Vg3よりも高く
設定される。
ング回路装置は、図1の第1、第2、第3及び第4の抵
抗手段としての抵抗38a、38b、39a、39b、
48a、48b、49a、49bの代わりに、第1、第
2、第3及び第4の抵抗値調整用半導体素子としてのF
ET91、92、93、94をFET34、35、4
4、45のソ−スとグランドとの間にそれぞれ接続し、
FET91〜94の制御回路95を設け、この他は図1
と同一に形成したものである。制御回路95は、図15
に示すように温度検出器96と第1、第2、第3及び第
4の制御電圧発生回路97、98、99、100とから
成る。温度検出回路96はスイッチ回路装置の第1及び
第2のインバ−タ回路8、9の温度を検出し、温度を示
す電気信号を第1〜第4の制御電圧発生回路97〜10
0に送る。第1〜第4の制御電圧発生回路97〜100
は電圧制御回路から成り、温度の対して比例的に変化す
る第1〜第4の制御電圧Vg1〜Vg4を発生する。第1、
第2、第3及び第4の制御電圧はFET91、92、9
3、94のゲ−トに供給され、FET91〜94のドレ
イン・ソ−ス間の抵抗値が図1の抵抗38a、38b、
39a、39b、48a、48b、49a、49bと同
様な負の温度特性を有するように制御される。なお、高
温時において、FET92の制御電圧Vg2はFET91
の制御電圧Vg1よりも高く設定され、また、FET94
の制御電圧Vg4はFET93の制御電圧Vg3よりも高く
設定される。
【0043】この第4の実施形態においても第1〜第4
の抵抗手段としてのFET91〜94の抵抗値が、第1
の実施形態と同様に温度特性を有するので、同様な効果
を得ることができる。また、FET91〜94の制御電
圧の調整でソ−ス抵抗値を容易且つ正確に調整すること
ができる。
の抵抗手段としてのFET91〜94の抵抗値が、第1
の実施形態と同様に温度特性を有するので、同様な効果
を得ることができる。また、FET91〜94の制御電
圧の調整でソ−ス抵抗値を容易且つ正確に調整すること
ができる。
【0044】
【第5の実施形態】図16は第5の実施形態の制御回路
95aを示す。この制御回路95aは図15の制御回路
95の一部を変形したものであり、図14の制御回路9
5の代わりに使用するものである。図16では、温度特
性を有する第1〜第4の制御電圧発生回路97a、98
a、99a、100aが設けられている。この第1〜第
4の制御電圧発生回路97a〜100aは図15と同様
に温度特性を有する制御電圧Vg1〜Vg4を図14のFET
91〜94に送る。
95aを示す。この制御回路95aは図15の制御回路
95の一部を変形したものであり、図14の制御回路9
5の代わりに使用するものである。図16では、温度特
性を有する第1〜第4の制御電圧発生回路97a、98
a、99a、100aが設けられている。この第1〜第
4の制御電圧発生回路97a〜100aは図15と同様
に温度特性を有する制御電圧Vg1〜Vg4を図14のFET
91〜94に送る。
【0045】図17は、図16の温度特性を有する制御
電圧発生回路97a、98a、99a、100aの一例
を示す。制御電圧発生回路97a〜100aは互いに同
一の回路に構成され、図17に示すようにNPN型の第
1及び第2のトランジスタ51、52と、定電圧ダイオ
ード53と、2つの温度補償用のシリコンダイオード5
4、55と、4つの抵抗56、57、58、59と、入
力端子60と、出力端子61と、共通端子62とをそれ
ぞれ有する。第1のトランジスタ51は入力端子60と
出力端子61との間に直列に接続されている。第2のト
ランジスタ52のコレクタは第1のトランジスタ51の
ベースに接続され、このエミッタは定電圧ダイオード5
3を介して共通端子62に接続されている。抵抗56は
入力端子60と第1のトランジスタ51のベースとの間
に接続されている。抵抗57は出力端子61と定電圧ダ
イオード53との間に接続されている。2つの出力電圧
検出用抵抗58、59は互いに直列に接続され且つ出力
端子61と共通端子62との間に温度補償用ダイオード
54、55を介して接続されている。なお、抵抗59と
ダイオード54、55との直列回路は第2のトランジス
タ52のベースと共通端子62との間に接続されてい
る。第2のトランジスタ52は誤差増幅器として機能
し、抵抗58、59とダイオード54、54とによる検
出電圧と定電圧ダイオード53によって与えられる基準
電圧との差に対応したコレクタ電流が第2のトランジス
タ52に流れる。即ち、第2のトランジスタ52のコレ
クタ・エミッタ間抵抗は出力電圧に反比例的に変化す
る。もし、出力電圧が高くなると、第2のトランジスタ
52の抵抗が小さくなり、第1のトランジスタ51のベ
ース電流が減少し、第1のトランジスタ51の抵抗及び
ここでの電圧降下が大きくなり、出力電圧が低下する。
シリコンダイオード54、55は、負の温度係数を有す
る。従って、温度が上昇すると、ダイオード54、55
の順方向電圧が低下し、抵抗59とダイオ−ド54、5
5との直列回路によりトランジスタ52のベ−ス電圧が
下がる。これにより、定電圧ダイオード53による基準
電圧を上げたと同一の作用が発生し、出力端子61の電
圧が高くなる。この結果、制御電圧発生回路97a〜1
00aは正の温度係数を有する電圧制御回路として機能
し、インバータ回路8、9の遅れの温度特性、及び第1
及び第2の制御信号形成回路12、13の遅れの温度特
性を補償するための制御電圧を発生する。この制御電圧
発生回路97a〜100aの温度補償の設定は抵抗59
に直列に接続するダイオード54、55の数の増減、抵
抗59の値の調整等によって行う。なお、抵抗59を省
き、ダイオード54、55等のみで下側の分圧抵抗を得
ることもできる。図17の回路を使用する時には、入力
端子60を図14の制御電源3に接続し、出力端子61
をFET91〜94のに接続し、共通端子62をグラン
ド端子17に接続する。なお図16の制御電圧Vg1〜V
g4のレベルは図15の場合と同様に決定される。
電圧発生回路97a、98a、99a、100aの一例
を示す。制御電圧発生回路97a〜100aは互いに同
一の回路に構成され、図17に示すようにNPN型の第
1及び第2のトランジスタ51、52と、定電圧ダイオ
ード53と、2つの温度補償用のシリコンダイオード5
4、55と、4つの抵抗56、57、58、59と、入
力端子60と、出力端子61と、共通端子62とをそれ
ぞれ有する。第1のトランジスタ51は入力端子60と
出力端子61との間に直列に接続されている。第2のト
ランジスタ52のコレクタは第1のトランジスタ51の
ベースに接続され、このエミッタは定電圧ダイオード5
3を介して共通端子62に接続されている。抵抗56は
入力端子60と第1のトランジスタ51のベースとの間
に接続されている。抵抗57は出力端子61と定電圧ダ
イオード53との間に接続されている。2つの出力電圧
検出用抵抗58、59は互いに直列に接続され且つ出力
端子61と共通端子62との間に温度補償用ダイオード
54、55を介して接続されている。なお、抵抗59と
ダイオード54、55との直列回路は第2のトランジス
タ52のベースと共通端子62との間に接続されてい
る。第2のトランジスタ52は誤差増幅器として機能
し、抵抗58、59とダイオード54、54とによる検
出電圧と定電圧ダイオード53によって与えられる基準
電圧との差に対応したコレクタ電流が第2のトランジス
タ52に流れる。即ち、第2のトランジスタ52のコレ
クタ・エミッタ間抵抗は出力電圧に反比例的に変化す
る。もし、出力電圧が高くなると、第2のトランジスタ
52の抵抗が小さくなり、第1のトランジスタ51のベ
ース電流が減少し、第1のトランジスタ51の抵抗及び
ここでの電圧降下が大きくなり、出力電圧が低下する。
シリコンダイオード54、55は、負の温度係数を有す
る。従って、温度が上昇すると、ダイオード54、55
の順方向電圧が低下し、抵抗59とダイオ−ド54、5
5との直列回路によりトランジスタ52のベ−ス電圧が
下がる。これにより、定電圧ダイオード53による基準
電圧を上げたと同一の作用が発生し、出力端子61の電
圧が高くなる。この結果、制御電圧発生回路97a〜1
00aは正の温度係数を有する電圧制御回路として機能
し、インバータ回路8、9の遅れの温度特性、及び第1
及び第2の制御信号形成回路12、13の遅れの温度特
性を補償するための制御電圧を発生する。この制御電圧
発生回路97a〜100aの温度補償の設定は抵抗59
に直列に接続するダイオード54、55の数の増減、抵
抗59の値の調整等によって行う。なお、抵抗59を省
き、ダイオード54、55等のみで下側の分圧抵抗を得
ることもできる。図17の回路を使用する時には、入力
端子60を図14の制御電源3に接続し、出力端子61
をFET91〜94のに接続し、共通端子62をグラン
ド端子17に接続する。なお図16の制御電圧Vg1〜V
g4のレベルは図15の場合と同様に決定される。
【0046】この第5の実施形態によっても第4の実施
形態と同一の効果を得ることができる。
形態と同一の効果を得ることができる。
【0047】
【第6の実施形態】図18に示す第6の実施形態のスイ
ッチング回路装置は、図1に第1及び第2の電圧制御回
路15a、16aを付加し、この他は図1と同一に形成
したものである。第1の電圧制御回路15aは、ライン
15に接続され、ライン15に温度特性を有する電圧を
送出する。また、第2の電圧制御回路16aはライン1
6に接続され、ライン16に温度特性を有する電圧を送
出する。第1及び第2の電圧制御回路15a、16a
は、図17の制御電圧発生回路97a〜100aと同様
な回路構成を有し、温度の上昇に応じて出力電圧が高く
なるものである。高温時にインバ−タ回路8、9、レベ
ルシフタ回路30、遅延回路41の駆動電圧が高くなる
と、遅れ解消効果が生じる。また、高温時に駆動電圧が
高くなると、第1のインバ−タ回路8の出力電圧即ち第
2のインバ−タ回路9のゲ−ト電圧Vgが高くなり、第
2のインバ−タ回路9の遅れが補償される。即ち、ゲ−
ト電圧Vgが高くなると、前述した式3に示すように大
きな電流Iを流すことが可能になり、遅れを小さくする
ことができる。
ッチング回路装置は、図1に第1及び第2の電圧制御回
路15a、16aを付加し、この他は図1と同一に形成
したものである。第1の電圧制御回路15aは、ライン
15に接続され、ライン15に温度特性を有する電圧を
送出する。また、第2の電圧制御回路16aはライン1
6に接続され、ライン16に温度特性を有する電圧を送
出する。第1及び第2の電圧制御回路15a、16a
は、図17の制御電圧発生回路97a〜100aと同様
な回路構成を有し、温度の上昇に応じて出力電圧が高く
なるものである。高温時にインバ−タ回路8、9、レベ
ルシフタ回路30、遅延回路41の駆動電圧が高くなる
と、遅れ解消効果が生じる。また、高温時に駆動電圧が
高くなると、第1のインバ−タ回路8の出力電圧即ち第
2のインバ−タ回路9のゲ−ト電圧Vgが高くなり、第
2のインバ−タ回路9の遅れが補償される。即ち、ゲ−
ト電圧Vgが高くなると、前述した式3に示すように大
きな電流Iを流すことが可能になり、遅れを小さくする
ことができる。
【0048】この第6の実施形態によれば、FET3
4、35、44、45のソ−ス抵抗の温度特性と第1及
び第2の電圧制御回路15a、16aの温度特性の組み
合せによって遅れを良好に改善することができる。な
お、図18と同一の電圧制御回路15a、16aの一方
又は両方を図10、図11、図14の回路に設けること
ができる。
4、35、44、45のソ−ス抵抗の温度特性と第1及
び第2の電圧制御回路15a、16aの温度特性の組み
合せによって遅れを良好に改善することができる。な
お、図18と同一の電圧制御回路15a、16aの一方
又は両方を図10、図11、図14の回路に設けること
ができる。
【0049】
【変形例】本発明は上述の実施形態に限定されるもので
なく、例えば次の変形が可能なものである。 (1) 図17の制御電圧発生回路97a〜100aを
図19に示すように変形することができる。即ち、図1
7の抵抗59とダイオード54、55の代りにスイッチ
S1 、S2 、S3 と互いに値の異なる抵抗R1 、R2 、
R3 との直列回路を第2のトランジスタ52のベースと
共通端子62との間に接続し、且つ温度検出回路70を
設け、温度検出回路70の出力によってスイッチS1 、
S2 、S3 を選択的にオンに制御し、下側の分圧抵抗の
値を温度上昇した時に低下させて出力電圧に温度特性を
持たせることができる。また、分圧抵抗の値を変える代
りに、破線で示すように複数のツエナー電圧の異なる複
数のツエナーダイオード53a、53b、53cをスイ
ッチS1 、S2 、S3 を介して互いに並列に接続し、ス
イッチS1 〜S3 を温度検出回路70によって選択的に
オンにして温度特性を有する出力電圧を得ることができ
る。 (2) 抵抗38b、39b、48b、49bを省くこ
とができる。 (3) エッジ検出回路10、11を省くことができ
る。 (4) 第1〜第4のスイッチQ1 〜Q4 をバイポーラ
トランジスタ等の別の半導体制御スイッチとすることが
できる。 (5) 第1及び第2のスイッチQ1 、Q2 又は第1〜
第4のスイッチQ1 〜Q4 で直流−交流変換する電力変
換回路にも本発明を適用することができる。 (6) 第1及び第2のスイッチQ1 、Q2 の制御信
号、及び図11の第1〜第4のスイッチQ1 〜Q4 の制
御信号に、周知のデッドタイムを与える回路を付加する
ことができる。 (7) 各実施形態において、出力端子4と入力端子7
との間に負帰還量の少ない負帰還回路を設けることがで
きる。 (8) 図11のブリッジ回路において、第3の制御信
号は第2の制御信号と同相であり、第4の制御信号は第
1の制御信号と同相であるので、第3及び第4の制御信
号形成回路12’、13’を第2及び第1の制御信号形
成回路13,12の一部を兼用するように構成すること
ができる。 (9) 図14のFET91〜94及び図15の制御回
路95及び図16の制御回路95aを図10、図11、
図18の回路のソ−ス抵抗の代わりに使用することがで
きる。 (10) 抵抗38b、39b、48b、49b、38
b´、39b´、48b´、49b´を負の温度係数を
有する抵抗とすることができる。
なく、例えば次の変形が可能なものである。 (1) 図17の制御電圧発生回路97a〜100aを
図19に示すように変形することができる。即ち、図1
7の抵抗59とダイオード54、55の代りにスイッチ
S1 、S2 、S3 と互いに値の異なる抵抗R1 、R2 、
R3 との直列回路を第2のトランジスタ52のベースと
共通端子62との間に接続し、且つ温度検出回路70を
設け、温度検出回路70の出力によってスイッチS1 、
S2 、S3 を選択的にオンに制御し、下側の分圧抵抗の
値を温度上昇した時に低下させて出力電圧に温度特性を
持たせることができる。また、分圧抵抗の値を変える代
りに、破線で示すように複数のツエナー電圧の異なる複
数のツエナーダイオード53a、53b、53cをスイ
ッチS1 、S2 、S3 を介して互いに並列に接続し、ス
イッチS1 〜S3 を温度検出回路70によって選択的に
オンにして温度特性を有する出力電圧を得ることができ
る。 (2) 抵抗38b、39b、48b、49bを省くこ
とができる。 (3) エッジ検出回路10、11を省くことができ
る。 (4) 第1〜第4のスイッチQ1 〜Q4 をバイポーラ
トランジスタ等の別の半導体制御スイッチとすることが
できる。 (5) 第1及び第2のスイッチQ1 、Q2 又は第1〜
第4のスイッチQ1 〜Q4 で直流−交流変換する電力変
換回路にも本発明を適用することができる。 (6) 第1及び第2のスイッチQ1 、Q2 の制御信
号、及び図11の第1〜第4のスイッチQ1 〜Q4 の制
御信号に、周知のデッドタイムを与える回路を付加する
ことができる。 (7) 各実施形態において、出力端子4と入力端子7
との間に負帰還量の少ない負帰還回路を設けることがで
きる。 (8) 図11のブリッジ回路において、第3の制御信
号は第2の制御信号と同相であり、第4の制御信号は第
1の制御信号と同相であるので、第3及び第4の制御信
号形成回路12’、13’を第2及び第1の制御信号形
成回路13,12の一部を兼用するように構成すること
ができる。 (9) 図14のFET91〜94及び図15の制御回
路95及び図16の制御回路95aを図10、図11、
図18の回路のソ−ス抵抗の代わりに使用することがで
きる。 (10) 抵抗38b、39b、48b、49b、38
b´、39b´、48b´、49b´を負の温度係数を
有する抵抗とすることができる。
【図1】本発明に従う第1の実施形態のスイッチング回
路装置を示す回路図である。
路装置を示す回路図である。
【図2】図1のインバータ回路を詳しく示す回路図であ
る。
る。
【図3】図1のエッジ検出回路を詳しく示す回路図であ
る。
る。
【図4】図1のA〜Lの電圧状態を概略的に示す波形図
である。
である。
【図5】図3のエッジ検出回路の各部の電圧を示す波形
図である。
図である。
【図6】図1のインバータ回路の低温時の入力及び出力
電圧を示す波形図である。
電圧を示す波形図である。
【図7】図1のインバータ回路が図6の場合よりも高温
になった時の入力及び出力電圧を示す波形図である。
になった時の入力及び出力電圧を示す波形図である。
【図8】低温時及び高温時における図1の状態を概略的
に示す波形図である。
に示す波形図である。
【図9】抵抗の調整方法を説明するための回路図であ
る。
る。
【図10】第2の実施形態のスイッチング回路装置を示
す回路図である。
す回路図である。
【図11】第3の実施形態のスイッチング回路装置を示
す回路図である。
す回路図である。
【図12】図11の第3及び第4の制御信号形成回路を
示す図である。
示す図である。
【図13】図11の第1〜第4のスイッチの制御信号を
示す波形図である。
示す波形図である。
【図14】第4の実施形態のスイッチング回路装置を示
す回路図である。
す回路図である。
【図15】図14制御回路を示すブロック図である。
【図16】第5の実施形態のスイッチング回路装置の制
御回路を示すブロック図である。
御回路を示すブロック図である。
【図17】図16の制御電圧発生回路を示す回路図であ
る。
る。
【図18】第6の実施形態のスイッチング回路装置を示
す回路図である。
す回路図である。
【図19】変形例の制御電圧発生回路を示す回路図であ
る。
る。
1 オン・オフ指令信号発生手段
2 制御回路
3 制御用手段
4,5 出力端子
8,9 インバータ回路
10,11 エッジ検出回路
12,13 第1及び第2の制御信号形成回路
30 レベルシフタ回路
38A、39a,48a,49a 負の温度係数を有す
る抵抗 Q1〜Q4 スイッチ E1,E2,E 主電源
る抵抗 Q1〜Q4 スイッチ E1,E2,E 主電源
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 FI
H04N 5/60 H03K 17/687 F
(58)調査した分野(Int.Cl.7,DB名)
H03F 3/217
H03F 1/30
H03F 3/30
H03K 17/14
H03K 17/687
Claims (10)
- 【請求項1】 2値の入力信号を受け入れるための入力
手段と、 前記入力手段に接続された第1のインバ−タ回路と、 前記第1のインバ−タ回路の出力端子に接続された第2の
インバ−タ回路と、 前記第1及び第2のインバ−タ回路の電源端子に接続され
た直流電圧を供給するための第1の電源手段と、 前記第1及び第2のインバ−タ回路に接続されたレベル
シフタ回路とを有し、 前記第1及び第2のインバ−タ回路は、温度の上昇と共に
遅れが増大するような温度特性を有し、 前記レベルシフタ回路は、所定の直流電圧を供給するた
めの第2の電源手段と、グランド導体と、第1及び第2
の主端子と制御端子とを有している第1、第2、第3及
び第4の半導体素子と、第1及び第2の抵抗手段と、第
1及び第2の出力導体とを有し、 前記第1の半導体素子の第1の主端子は前記第3の半導
体素子を介して前記第2の電源手段に接続され、その第
2の主端子は前記第1の抵抗手段を介して前記グランド
導体に接続され、その制御端子は前記第1のインバ−タ
回路に接続され、 前記第2の半導体素子の第1の主端子は前記第4の半導
体素子を介して前記第2の電源手段に接続され、その第
2の主端子は前記第2の抵抗手段を介して前記グランド
導体に接続され、その制御端子は前記第2のインバ−タ
回路に接続され、 前記第3の半導体素子の制御端子は前記第2の半導体素
子の第1の主端子に接続され、 前記第4の半導体素子の制御端子は前記第1の半導体素
子の第1の主端子に接続され、 前記第3の半導体素子は前記第2の半導体素子がオンの
時にオンになる極性を有し、 前記第4の半導体素子は前記第1の半導体素子がオンの
時にオンになる極性を有し、 前記第1の出力導体は前記第1の半導体素子の第1の主
端子に接続され、 前記第2の出力導体は前記第2の半導体素子の第1の主
端子に接続され、 前記第2の抵抗手段は、温度の上昇と共に抵抗値が低下
する又は低下するように制御される回路素子から成るこ
とを特徴とする電子回路装置。 - 【請求項2】 前記第1の抵抗手段は、温度の上昇と共
に抵抗値が低下する又は低下するように制御される回路
素子から成ることを特徴とする請求項1記載の電子回路
装置。 - 【請求項3】 前記第2の抵抗手段は、前記第2の半導
体素子の第2の主端子とグランド導体との間に接続され
た抵抗値を変えることができる抵抗値調整用半導体素子
と、温度の上昇に従って前記抵抗値調整用半導体素子の
抵抗値を下げるための制御信号を前記抵抗値調整用半導
体素子の制御端子に供給する制御手段とから成ることを
特徴とする請求項1又は2記載の電子回路装置。 - 【請求項4】 前記第1の抵抗手段は、前記第1の半導
体素子の第2の主端子とグランド導体との間に接続され
た抵抗値を変えることができる第1の抵抗値調整用半導
体素子と、温度の上昇に従って前記第1の抵抗値調整用
半導体素子の抵抗値を下げるための制御信号を前記第1
の抵抗値調整用半導体素子の制御端子に供給する制御手
段とから成り、前記第2の抵抗手段は、前記第2の半導
体素子の第2の主端子とグランド導体との間に接続され
た抵抗値を変えることができる第2の抵抗値調整用半導
体素子と、温度の上昇に従って前記第2の抵抗値調整用
半導体素子の抵抗値を下げるための制御信号を前記第2
の抵抗値調整用半導体素子の制御端子に供給する制御手
段とから成り、前記第2の抵抗値調整用半導体素子はそ
の抵抗値が前記第1の抵抗値調整用半導体素子の抵抗値
よりも低くなるように制御されていることを特徴とする
請求項1又は2記載の電子回路装置。 - 【請求項5】 更に、前記第1及び第2のインバ−タ回
路と前記第1及び第2の半導体素子の制御端子との間に
エッジ検出回路が接続されていることを特徴とする請求
項1乃至4のいずれかに記載の電子回路装置。 - 【請求項6】 第1及び第2の主直流電源の直列回路と、 前記第1及び第2の主直流電源の直列回路に対して並列に
接続された第1及び第2のスイッチの直列回路と、 前記第1及び第2の主直流電源の相互接続点と前記第1及
び第2のスイッチの相互接続点との間から出力を得るた
めの出力手段と、 前記第1及び第2のスイッチのオン・オフを指令するため
の2値のオン・オフ指令信号を受け入れるための入力手
段と、 前記入力手段と前記第1及び第2のスイッチの制御端子と
の間に接続され、前記オン・オフ指令信号に同期して第
1のスイッチをオン・オフ制御する第1の制御信号を形成
し、且つ前記第1の制御信号と逆位相状態に前記第2の
スイッチをオン・オフ制御する第2の制御信号を形成す
る制御手段と、を備えたスイッチング回路装置であっ
て、 前記制御手段は、直流電圧を供給するための第1及び第
2の制御用電源手段と、前記入力手段に接続された第1の
インバ−タ回路と、前記第1のインバ−タ回路の出力端
子に接続された第2のインバ−タ回路と、前記第1及び
第2のインバ−タ回路に接続されたレベルシフタ回路及
び遅延回路と、前記レベルシフタ回路に接続された第1
のフリップフロップと、前記遅延回路に接続された第2
のフリップフロップ回路と、第1及び第2の駆動回路とを
有し、 前記第1及び第2のインバ−タ回路は、温度の上昇と共に
遅れが増大するような温度特性を有し、且つ前記第1の
制御用電源手段に接続され、 前記レベルシフタ回路は、第1及び第2の主端子と制御
端子とを有している第1、第2、第3及び第4の半導体
素子と、第1及び第2の抵抗手段とを有し、 前記第1の半導体素子の第1の主端子は前記第3の半導
体素子を介して前記第2の制御用電源手段に接続され、
その第2の主端子は前記第1の抵抗手段を介して前記グ
ランド導体に接続され、その制御端子は前記第1のイン
バ−タ回路に接続され、 前記第2の半導体素子の第1の主端子は前記第4の半導
体素子を介して前記第2の制御用電源手段に接続され、
その第2の主端子は前記第2の抵抗手段を介して前記グ
ランド導体に接続され、その制御端子は前記第2のイン
バ−タ回路に接続され、 前記第3の半導体素子の制御端子は前記第2の半導体素
子の第1の主端子に接続され、 前記第4の半導体素子の制御端子は前記第1の半導体素
子の第1の主端子に接続され、 前記第3の半導体素子は前記第2の半導体素子がオンの
時にオンになる極性を有し、 前記第4の半導体素子は前記第1の半導体素子がオンの
時にオンになる極性を有し、 前記第2の抵抗手段は、温度の上昇と共に抵抗値が低下
する又は低下するように制御される回路素子から成り、 前記第1のフリップフロップのセット端子は前記第1の半
導体素子の第1の主端子に接続され、 前記第1のフリップフロップのリセット端子は、前記第2
の半導体素子の第1の主端子に接続され、 前記第1のフリップフロップの出力端子は、前記第1の駆
動回路を介して前記第1のスイッチの制御端子に接続さ
れ、 前記遅延回路は、第1及び第2の主端子とを有している第
5、第6、第7及び第8の半導体素子と、第3及び第4の抵抗
手段とを有し、 前記第5の半導体素子の第1の主端子は前記第7の半導体
素子を介して前記第1の制御用電源手段に接続され、そ
の第2の主端子は前記第3の抵抗手段を介して前記グラン
ド導体に接続され、その制御端子は前記第1のインバ−
タ回路に接続され、 前記第6の半導体素子の第1の主端子は前記第8の半導
体素子を介して前記第1の制御用電源手段に接続され、
その第2の主端子は前記第4の抵抗手段を介して前記グ
ランド導体に接続され、その制御端子は前記第2のイン
バ−タ回路に接続され、 前記第7の半導体素子の制御端子は前記第6の半導体素
子の第1の主端子に接続され、 前記第8半導体素子の制御端子は前記第5半導体素子の
第1の主端子に接続され、 前記第7の半導体素子は前記第6の半導体素子がオンの
時にオンになる極性を有し、 前記第8の半導体素子は前記第5の半導体素子がオンの
時にオンになる極性を有し、 前記第4の抵抗手段は、温度の上昇と共に抵抗値が低下
する又は低下するように制御される回路素子から成り、 前記第2のフリップフロップのセット端子は前記第6の
半導体素子の第1の主端子に接続され、 前記第2のフリップフロップのリセット端子は、前記第
5の半導体素子の第1の主端子に接続され、 前記第2のフリップフロップの出力端子は、前記第2の
駆動回路を介して前記第2のスイッチの制御端子に接続
されていることを特徴とするスイッチ回路装置。 - 【請求項7】 主直流電源と、 前記主直流電源の一端と他端との間に接続された第1及
び第2のスイッチの直列回路と、 前記第1及び第2のスイッチの相互接続点と前記主直流電
源の他端との間にコンデンサを介して負荷を接続するた
めの出力手段と、 前記第1及び第2のスイッチのオン・オフを指令するため
の2値のオン・オフ指令信号を受け入れるための入力手
段と、 前記入力手段と前記第1及び第2のスイッチの制御端子と
の間に接続され、前記オン・オフ指令信号に同期して第
1のスイッチをオン・オフ制御する第1の制御信号を形成
し、且つ前記第1の制御信号と逆位相状態に前記第2の
スイッチをオン・オフ制御する第2の制御信号を形成す
る制御手段とを備えたスイッチング回路装置であって、 前記制御手段は、直流電圧を供給するための第1及び第
2の制御用電源手段と、前記入力手段に接続された第1の
インバ−タ回路と、前記第1のインバ−タ回路の出力端
子に接続された第2のインバ−タ回路と、前記第1及び
第2のインバ−タ回路に接続されたレベルシフタ回路及
び遅延回路と、前記レベルシフタ回路に接続された第1
のフリップフロップと、前記遅延回路に接続された第2
のフリップフロップ回路と、第1及び第2の駆動回路とを
有し、 前記第1及び第2のインバ−タ回路は、温度の上昇と共に
遅れが増大するような温度特性を有し、且つ前記第1の
制御用電源手段に接続され、 前記レベルシフタ回路は、第1及び第2の主端子と制御
端子とを有している第1、第2、第3及び第4の半導体
素子と、第1及び第2の抵抗手段とを有し、 前記第1の半導体素子の第1の主端子は前記第3の半導
体素子を介して前記第2の制御用電源手段に接続され、
その第2の主端子は前記第1の抵抗手段を介して前記グ
ランド導体に接続され、その制御端子は前記第1のイン
バ−タ回路に接続され、 前記第2の半導体素子の第1の主端子は前記第4の半導
体素子を介して前記第2の制御用電源手段に接続され、
その第2の主端子は前記第2の抵抗手段を介して前記グ
ランド導体に接続され、その制御端子は前記第2のイン
バ−タ回路に接続され、 前記第3の半導体素子の制御端子は前記第2の半導体素
子の第1の主端子に接続され、 前記第4の半導体素子の制御端子は前記第1の半導体素
子の第1の主端子に接続され、 前記第3の半導体素子は前記第2の半導体素子がオンの
時にオンになる極性を有し、 前記第4の半導体素子は前記第1の半導体素子がオンの
時にオンになる極性を有し、 前記第2の抵抗手段は、温度の上昇と共に抵抗値が低下
する又は低下するように制御される回路素子から成り、 前記第1のフリップフロップのセット端子は前記第1の半
導体素子の第1の主端子に接続され、 前記第1のフリップフロップのリセット端子は、前記第2
の半導体素子の第1の主端子に接続され、 前記第1のフリップフロップの出力端子は、前記第1の駆
動回路を介して前記第1のスイッチの制御端子に接続さ
れ、 前記遅延回路は、第1及び第2の主端子とを有している第
5、第6、第7及び第8の半導体素子と、第3及び第4の抵抗
手段とを有し、 前記第5の半導体素子の第1の主端子は前記第7の半導体
素子を介して前記第1の制御用電源手段に接続され、そ
の第2の主端子は前記第3の抵抗手段を介して前記グラン
ド導体に接続され、その制御端子は前記第1のインバ−
タ回路に接続され、 前記第6の半導体素子の第1の主端子は前記第8の半導
体素子を介して前記第1の制御用電源手段に接続され、
その第2の主端子は前記第2の抵抗手段を介して前記グ
ランド導体に接続され、その制御端子は前記第2のイン
バ−タ回路に接続され、 前記第7の半導体素子の制御端子は前記第6の半導体素
子の第1の主端子に接続され、 前記第8半導体素子の制御端子は前記第5半導体素子の
第1の主端子に接続され、 前記第7の半導体素子は前記第6の半導体素子がオンの
時にオンになる極性を有し、 前記第8の半導体素子は前記第5の半導体素子がオンの
時にオンになる極性を有し、 前記第4の抵抗手段は、温度の上昇と共に抵抗値が低下
する又は低下するように制御される回路素子から成り、 前記第2のフリップフロップのセット端子は前記第6の
半導体素子の第1の主端子に接続され、 前記第2のフリップフロップのリセット端子は、前記第
5の半導体素子の第1の主端子に接続され、 前記第2のフリップフロップの出力端子は、前記第2の
駆動回路を介して前記第2のスイッチの制御端子に接続
されていることを特徴とするスイッチ回路装置。 - 【請求項8】 直流電圧を供給するための主電源と、 前記主電源の一端と他端との間に接続された第1及び第2
のスイッチの直列回路と、 前記主電源の一端と他端との間に接続された第3及び第4
のスイッチの直列回路と、 前記第1及び第2のスイッチの相互接続点と前記第3及び
第4のスイッチの相互接続点との間に負荷を接続するた
めの出力手段と、 前記第1、第2、第3及び第4のスイッチのオン・オフを
指令するための2値のオン・オフ指令信号を受け入れる
ための入力手段と、 前記オン・オフ指令信号の入力手段と前記第1、第2、第
3及び第4のスイッチの制御端子との間に接続され、前記
オン・オフ指令信号に同期して第1のスイッチをオン・
オフ制御する第1の制御信号を形成し、前記第1の制御信
号と逆位相状態に前記第2のスイッチをオン・オフ制御
する第2の制御信号を形成し、前記第1の制御信号と逆位
相状態に第3のスイッチをオン・オフ制御する第3の制
御信号を形成し、前記第1の制御信号と同相状態に前記
第4のスイッチをオン・オフ制御する第4の制御信号を
形成するための制御手段と、を備えたでスイッチング回
路装置であって、 前記制御手段は、直流電圧を供給するための第1、第2
及び第3の制御用電源手段と、前記入力手段に接続され
た第1のインバ−タ回路と、前記第1のインバ−タ回路の
出力端子に接続された第2のインバ−タ回路と、前記第
1及び第2のインバ−タ回路に接続された第1及び第2
のレベルシフタ回路と、前記第1及び第2のインバ−タ
回路に接続された第1及び第2の遅延回路と、前記第1の
レベルシフタ回路に接続された第1のフリップフロップ
と、前記第1の遅延回路に接続された第2のフリップフロ
ップ回路と、前記第2のレベルシフタ回路に接続された
第3のフリップフロップと、前記第2の遅延回路に接続
された第4のフリップフロップ回路と、第1、第2、第3
及び第4の駆動回路とを有し、 前記第1及び第2のインバ−タ回路は、温度の上昇と共に
遅れが増大するような温度特性を有し、且つ前記第1の
制御用電源手段に接続され、 前記第1のレベルシフタ回路は、第1及び第2の主端子
と制御端子とを有している第1、第2、第3及び第4の
半導体素子と、第1及び第2の抵抗手段とを有し、 前記第1の半導体素子の第1の主端子は前記第3の半導
体素子を介して前記第2の制御用電源手段に接続され、
その第2の主端子は前記第1の抵抗手段を介して前記グ
ランド導体に接続され、その制御端子は前記第1のイン
バ−タ回路に接続され、 前記第2の半導体素子の第1の主端子は前記第4の半導
体素子を介して前記第2の制御用電源手段に接続され、
その第2の主端子は前記第2の抵抗手段を介して前記グ
ランド導体に接続され、その制御端子は前記第2のイン
バ−タ回路に接続され、 前記第3の半導体素子の制御端子は前記第2の半導体素
子の第1の主端子に接続され、 前記第4の半導体素子の制御端子は前記第1の半導体素
子の第1の主端子に接続され、 前記第3の半導体素子は前記第2の半導体素子がオンの
時にオンになる極性を有し、 前記第4の半導体素子は前記第1の半導体素子がオンの
時にオンになる極性を有し、 前記第2の抵抗手段は、温度の上昇と共に抵抗値が低下
する又は低下するように制御される回路素子から成り、 前記第1のフリップフロップのセット端子は前記第1の半
導体素子の第1の主端子に接続され、 前記第1のフリップフロップのリセット端子は、前記第2
の半導体素子の第1の主端子に接続され、 前記第1のフリップフロップの出力端子は、前記第1の駆
動回路を介して前記第1のスイッチの制御端子に接続さ
れ、 前記第1の遅延回路は、第1及び第2の主端子とを有して
いる第5、第6、第7及び第8の半導体素子と、第3及び第4
の抵抗手段とを有し、 前記第5の半導体素子の第1の主端子は前記第7の半導体
素子を介して前記第1の制御用電源手段に接続され、そ
の第2の主端子は前記第3の抵抗手段を介して前記グラン
ド導体に接続され、その制御端子は前記第1のインバ−
タ回路に接続され、 前記第6の半導体素子の第1の主端子は前記第8の半導
体素子を介して前記第1の制御用電源手段に接続され、
その第2の主端子は前記第4の抵抗手段を介して前記グ
ランド導体に接続され、その制御端子は前記第2のイン
バ−タ回路に接続され、 前記第7の半導体素子の制御端子は前記第6の半導体素
子の第1の主端子に接続され、 前記第8半導体素子の制御端子は前記第5半導体素子の
第1の主端子に接続され、 前記第7の半導体素子は前記第6の半導体素子がオンの
時にオンになる極性を有し、 前記第8の半導体素子は前記第5の半導体素子がオンの
時にオンになる極性を有し、 前記第4の抵抗手段は、温度の上昇と共に抵抗値が低下
する又は低下するように制御される回路素子から成り、 前記第2のフリップフロップのセット端子は前記第6の
半導体素子の第1の主端子に接続され、 前記第2のフリップフロップのリセット端子は、前記第
5の半導体素子の第1の主端子に接続され、 前記第2のフリップフロップの出力端子は、前記第2の
駆動回路を介して前記第2のスイッチの制御端子に接続
され、 前記第2のレベルシフタ回路は、第1及び第2の主端子
と制御端子とを有している第9、第10、第11及び第
12の半導体素子と、第5及び第6の抵抗手段とを有
し、 前記第9の半導体素子の第1の主端子は前記第11の半
導体素子を介して前記第3の制御用電源手段に接続さ
れ、その第2の主端子は前記第5の抵抗手段を介して前
記グランド導体に接続され、その制御端子は前記第1の
インバ−タ回路に接続され、 前記第10の半導体素子の第1の主端子は前記第12の
半導体素子を介して前記第3の制御用電源手段に接続さ
れ、その第2の主端子は前記第6の抵抗手段を介して前
記グランド導体に接続され、その制御端子は前記第2の
インバ−タ回路に接続され、 前記第11の半導体素子の制御端子は前記第10の半導
体素子の第1の主端子に接続され、 前記第12の半導体素子の制御端子は前記第9の半導体
素子の第1の主端子に接続され、 前記第11の半導体素子は前記第10の半導体素子がオ
ンの時にオンになる極性を有し、 前記第12の半導体素子は前記第9の半導体素子がオン
の時にオンになる極性を有し、 前記第6の抵抗手段は、温度の上昇と共に抵抗値が低下
する又は低下するように制御される回路素子から成り、 前記第3のフリップフロップのセット端子は前記第10
の半導体素子の第1の主端子に接続され、 前記第3のフリップフロップのリセット端子は、前記第
9の半導体素子の第1の主端子に接続され、 前記第3のフリップフロップの出力端子は、前記第3の
駆動回路を介して前記第3のスイッチの制御端子に接続
され、 前記第2の遅延回路は、第1及び第2の主端子とを有して
いる第13、第14、第15及び第16の半導体素子
と、第7及び第8の抵抗手段とを有し、 前記第13の半導体素子の第1の主端子は前記第15の
半導体素子を介して前記第1の制御用電源手段に接続さ
れ、その第2の主端子は前記第7の抵抗手段を介して前
記グランド導体に接続され、その制御端子は前記第1の
インバ−タ回路に接続され、 前記第14の半導体素子の第1の主端子は前記第16の
半導体素子を介して前記第1の制御用電源手段に接続さ
れ、その第2の主端子は前記第6の抵抗手段を介して前
記グランド導体に接続され、その制御端子は前記第2の
インバ−タ回路に接続され、 前記第15の半導体素子の制御端子は前記第14の半導
体素子の第1の主端子に接続され、 前記第16半導体素子の制御端子は前記第13半導体素
子の第1の主端子に接続され、 前記第15の半導体素子は前記第14の半導体素子がオ
ンの時にオンになる極性を有し、 前記第16の半導体素子は前記第13の半導体素子がオ
ンの時にオンになる極性を有し、 前記第8の抵抗手段は、温度の上昇と共に抵抗値が低下
する又は低下するように制御される回路素子から成り、 前記第4のフリップフロップのセット端子は前記第13
の半導体素子の第1の主端子に接続され、 前記第4のフリップフロップのリセット端子は、前記第
14の半導体素子の第1の主端子に接続され、 前記第4のフリップフロップの出力端子は、前記第4の
駆動回路を介して前記第4のスイッチの制御端子に接続
されていることを特徴とするスイッチ回路装置。 - 【請求項9】 前記第1の抵抗手段及び前記第3の抵抗
手段は、温度の上昇と共に抵抗値が低下する又は低下す
るように制御される回路素子から成ることを特徴とする
請求項6又は7又は8記載のスイッチング回路装置。 - 【請求項10】 更に、前記第1の電源手段と前記第1及
び第2のインバ−タ回路の電源端子との間に接続された
電圧制御回路を有し、前記電圧制御回路は温度の上昇に
従って出力電圧が高くなるような温度特性を有すること
を特徴とする請求項1乃至8のいずれかに記載のスイッチ
ング回路装置。
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