JP4263216B2 - 切り替え充電乗算器−除算器 - Google Patents

Description

本発明は概して電子機器の技術に関し、さらに詳細にはアナログ乗算器−除算器に関する。

現代の電子機器においてはアナログ乗算器−除算器の多くの用途がある。乗算器−除算器は２つまたは３つ以上の入力信号の比率に比例する１つの出力信号を生じさせる。入力信号と出力信号は電圧または電流のどちらかの場合がある。

乗算器−除算器の１つの共通の用途は力率補正（ＰＦＣ）回路にある。ＰＦＣ回路は、一般的に、入力電流、帰還信号、及び入力電圧に基づいて制御信号を発生させるために乗算器−除算器を使用する。乗算器−除算器回路の他の用途は自動利得制御（ＡＧＣ）回路を含むが、これらに限定されない。

対数増幅器及びアナログ増幅器などのアナログ乗算器−除算器を構築する多くの公知の方法がある。対数増幅器のインプリメンテーションは、通常ｐ−ｎジャンクション電圧電流特性を使用する。つまり、それは、

で求められ、ここではＩ_０は逆方向飽和電流であり、Ｖ_Ｄは順方向バイアス電圧であり、ηは定数であり、Ｖ_Ｔ＝Ｔ／１１，６００及びＴは温度°Ｋである。出力電流Ｉ_Ｄは順方向バイアス電圧Ｖ_Ｄの指数関数であるので、線形動作領域は狭い。Ｄａｖｉｄ Ａ．Ｊｏｈｎｓ及びＫｅｎ Ｍａｒｔｉｎによる書籍「アナログ集積回路設計（Ａｎａｌｏｇ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ Ｄｅｓｉｇｎ）」（１９９７年、３６６−３６７ページ）は、別の公知のアナログ乗算器−除算器を教示している。この特定の乗算器−除算器も、ｐ−ｎジャンクションデバイスを使用することによって実現される。図１に示すように、それは四象限マルチプライヤ（four-quadrant multiplier）と呼ばれる。

図１に示されている従来技術の乗算器−除算器は、バイポーラトランジスタデバイスを使用して構築される。それは第１の入力電流と電流比の積に比例する振幅を出力電流に供給する。電流比はバイアス電流の振幅で除算される第２の入力電流の振幅に等しい。

多くの他の公知の従来技術の乗算器−除算器は、すべて図１に図示されている従来技術の乗算器−除算器としての原則に基づいている。これら従来技術の乗算器−除算器は、それらがバイポーラトランジスタデバイスを使用して構築されているために同じ不利な点を共有している。

図１に示されている従来技術の乗算気−除算器の１つの不利な点は、その高い製造費である。ＰＦＣ回路など多くの現在の応用例では、バイポーラデバイスは依然として多くの金型空間を占め、費用が増すため、バイポーラプロセスを使用する集積回路製造は適していない。

図１に示されている従来技術の乗算器−除算器の別の不利な点は、回路の出力が温度に応じて著しく変化するという点である。方程式（１）を参照すると、バイポーラデバイスが高い温度係数を有しているのは明らかである。したがって回路の出力は温度変化の影響をきわめて受けやすい。

図１に示されている従来技術の乗算器−除算器の別の不利な点は、高い電力消費である。従来技術の乗算器−除算器は線形モードでバイポーラトランジスタを操作するために一定した非ゼロバイアス電流を必要とする。この結果、かなりの電力消費が生じる。

図１に示される従来技術の乗算器−除算器の別の不利な点は、質が悪い雑音排除性である。これは、従来技術の乗算器−除算器が高利得のバイポーラトランジスタデバイスを使用するためである。このようなデバイスを使用すると、相対的に小さな入力信号の歪みでさえかなりの出力信号の歪みを生じさせることがある。

図１の従来技術の乗算器−除算器の別の不利な点は、それがバイポーラトランジスタの線形動作領域に限定される狭い入力範囲を有しているという点である。この狭い入力信号範囲の外では、図１に図示した乗算器−除算器は歪みの影響をきわめて受けやすい。

したがって、従来技術の乗算器−除算器の欠点を改良することが必要とされる。特に広範囲の運転温度に適している一方でより小さい金型サイズを有する改善型の乗算器−除算器が絶対的に必要とされている。

本発明のある態様に従って、本発明の乗算器−除算器は３つの入力信号に答えて１つの出力信号を生じさせる。該出力信号は第３の入力信号で除算される、第１の入力信号と第２の入力信号の積に比例している。

本発明の一般的な目的は汎用乗算器−除算器を提供することである。切り替え型電源の力率補正（ＰＦＣ）回路において適用するのが適切である乗算器−除算器を提供することは本発明のさらなる目的である。

本発明の別の目的は、ＣＭＯＳプロセスで製造される乗算器−除算器を提供することである。本発明による乗算器−除算器は、専らＭＯＳＦＥＴベースのデバイスを使用する。したがって、本発明による乗算器−除算器は大幅に縮小された金型サイズレベルで、従来技術の乗算器−除算器より低い費用で製造できる。

本発明の別の目的は、従来技術の乗算器−除算器に比較して、温度と実質的に無関係である特有方程式を有する乗算器−除算器を提供することである。

本発明の別の目的は、電力消費が削減された乗算器−除算器を提供することである。本発明による乗算器−除算器は、一定のバイアス電流を必要としない。

本発明の別の目的は、雑音排除性が改善された乗算器−除算器を提供することである。本発明による乗算器−除算器の出力信号の精度は入力信号の小さな雑音成分によって大きく影響を受けない。

端的にいうと、本発明は切り替え充電乗算器−除算器に関する。該切り替え充電乗算器−除算器はコンデンサ電荷理論の原理に従って構築される。コンデンサ全体での電圧は電荷電流と電荷時間間隔の積に比例し、コンデンサのキャパシタンスで除算される。変調された電荷電流及びプログラム可能な充電時間を使用してコンデンサを切り替えることによって、コンデンサ全体での電圧を制御できる。このコンデンサ電圧は切り替え充電乗算器−除算器の出力電圧である。

本発明による切り替え充電乗算器−除算器は、単一の乗算と除算を実行できる。コンデンサ電荷技法を使用すると、電力消費が削減され、雑音排除性が改善され、運転範囲がより広く、温度係数がより低い乗算器−除算器の実現が可能になる。

前記概要及び以下の詳細な説明の両方は例示であり、請求されているように本発明の追加の説明を提供することを目的とすることが理解されるべきである。

ここで図面を参照すると、内容は本発明の好適実施形態を説明するためだけであり、制限するためではない。

図１は従来技術の乗算器−除算器を示す。従来技術の乗算器−除算器は６個のバイポーラトランジスタ１０、１１、１２、１３、１４及び１５のアレイから構築される。該トランジスタ１０、１１、１２、１３、１４及び１５のそれぞれの基部はすべてともに結び付けられている。

トランジスタ１０のコレクタはトランジスタ１０の基部に接続される。トランジスタ１０のエミッタは基底基準に接続される。トランジスタ１０のコレクタは第１の正の入力端子に接続される。トランジスタ１１のコレクタは負の出力端子に接続される。トランジスタ１２のコレクタは正の出力端子に接続される。トランジスタ１３のコレクタは負の出力端子に接続される。トランジスタ１２のエミッタ及びトランジスタ１３のエミッタは第２の正の入力端子に接続される。トランジスタ１４のコレクタは正の出力端子に接続される。トランジスタ１１のエミッタ及びトランジスタ１４のエミッタは第２の負の入力端子に接続される。トランジスタ１５のコレクタは第１の負の入力端子に接続される。トランジスタ１５のコレクタはトランジスタ１５の基部に接続される。トランジスタ１５のエミッタは基底基準に接続される。この回路の動作は当業者には周知であり、ここでさらに詳しく説明する必要はない。

前述したように、この従来技術の乗算器−除算器の１つの重大な欠点は、それがバイポーラトランジスタデバイスから構築されているという点である。この結果、金型サイズはさらに大きくなり、従来技術の乗算器−除算器の特性に高温依存を入れる。

これらの問題を克服するために、本発明はＭＯＳＦＥＴデバイスから構築される切り替え充電乗算器−除算器１００を提案する。図２は、本発明による切り替え充電乗算器−除算器１００のブロック図を示している。切り替え充電乗算器−除算器１００は第１の乗算器入力信号Ｖ_Ｂを受信するための第１の乗算器入力端子と、第２の乗算器入力信号Ｉ_Ａを受信するための第２の乗算器入力端子と、除数入力信号Ｖ_Ｃを受信するための除数入力端子とを有する。切り替え充電乗算器−除算器１００は、出力電圧信号Ｖ_Ｍを発生させるための出力端子も有する。出力電圧信号Ｖ_Ｍの規模は、除数入力信号Ｖ_Ｃによって除算される、第２の乗算器入力信号Ｉ_Ａの規模で乗算される第１の乗算器入力信号Ｖ_Ｂの規模に比例している。第１の乗算器入力信号Ｖ_Ｂと除数入力信号Ｖ_Ｃは電圧信号であり、第２の乗算器入力信号Ｉ_Ａは電流信号である。切り替え充電乗算器−除算器１００の出力は、以下のように表すことができ、

ここではｋは定数である。

しかしながら、電圧入力／出力が電流入力／出力に変換できるであろうこと、及び本発明の精神から逸脱することなく、電流入力／出力が電圧入力／出力に変換できるであろうことが理解されるべきである。電流を電圧に変化する、及び逆の場合の方法は当業者に周知である。

切り替え充電乗算器−除算器１００はコンデンサ電荷理論の原則に従って実現される。コンデンサの動作を説明する重要な方程式は、

であり、ここではＱは電荷、Ｃはコンデンサのキャパシタンス、Ｖはコンデンサ全体での電圧、Ｉは電荷電流、Ｔは充電時間である。

方程式（３）に従って、プログラム可能充電時間Ｔ_１は以下のように表すことができ、

ここでは電荷電流Ｉ_１はキャパシタンスＣ_１を有するコンデンサを充電する。
Ｉ_１＝Ｖｃ／Ｒ_１

その結果、方程式（４）は以下のように示すこともできる。

コンデンサをキャパシタンスＣ_２で、プログラム可能充電時間Ｔ_１の持続時間中第２の乗算器入力信号Ｉ_Ａで充電すると、乗算器−除算器１００の出力で出力電圧信号Ｖ_Ｍが生じ、

ここではＲ_１は抵抗器の抵抗であり、Ｃ_１とＣ_２はコンデンサのキャパシタンス、ｋはＲ_１×（Ｃ_１／Ｃ_２）に等しい定数である。

したがって、乗算器−除算器の基本的なモデルは前述されたように構築される。

図３は、本発明による切り替え充電乗算器−除算器１００の好適実施形態を示す。切り替え充電乗算器−除算器１００は鋸歯信号発生器１１０、充電時間制御回路１２０、線形充電回路１３０、サンプル保持回路１４０、及びパルス発生器２００を含む。鋸歯信号発生器１１０は固定された期間を有する鋸歯信号Ｖ_ＳＡＷを発生させる。鋸歯信号Ｖ_ＳＡＷの最大電圧及びスルーレートは除数入力信号Ｖ_Ｃの規模に比例する。鋸歯信号Ｖ_ＳＡＷは充電時間信号Ｖ_ＣＴを発生させるために第１の乗算器入力信号Ｖ_Ｂと比較される。充電時間信号Ｖ_ＣＴは、充電時間制御回路１２０のプログラム可能充電時間Ｔ_１を決定する。プログラム可能充電時間Ｔ_１はこのようにして除数入力信号Ｖ_Ｃ及び第１の乗算器入力信号Ｖ_Ｂによって制御される。線形充電回路１３０は、第２の乗算器入力信号Ｉ_Ａによって変化した電荷回路を含む。線形充電回路１３０の充電時間は、プログラム可能充電時間Ｔ_１によって決定される。サンプル保持回路１４０は線形充電回路１３０の出力段信号Ｖ_Ｃ２をサンプリングし、切り替え充電乗算器−除算器１００の出力端子で該出力電圧信号Ｖ_Ｍを保持する。

パルス発生器２００はパルス信号ＰＬＳ、サンプリング信号ＳＭＰ及びクリア信号ＣＬＲを含む制御信号を生じさせる。図８が示すように、サンプリング信号ＳＭＰは、遅延時間ｔ_ｐ１の後にパルス信号ＰＬＳの後を続く。クリア信号ＣＬＲは遅延時間ｔ_ｐ２の後にサンプリング信号ＳＭＰの後に続く。

図６は、本発明の好適実施形態によるパルス発生器２００を示す。パルス発生器２００は電流源２１０、開閉器２１１、開閉器２１２、及び電流シンク２１３を含む。パルス発生器２００は、さらにコンデンサ２２０、ヒステリシスコンパレータ２２１、ＮＯＴ−ゲート２２２、ＮＯＴ−ゲート２２３を含む。パルス発生器２００は、さらにコンパレータ２３０、ＮＯＴ−ゲート２３１、ＮＯＴ−ゲート２３２、ＮＡＮＤ−ゲート２４０、ＮＡＮＤ−ゲート２４１及びＮＯＴ−ゲート２４２を含む。パルス発生器２００はさらにＮＯＴ−ゲート２５０、ＮＯＴ−ゲート２５１、ＮＯＴ−ゲート２５２、及びＡＮＤ−ゲート２５３を含む。パルス発生器２００はさらにＮＯＴ−ゲート２６０、ＮＯＴ−ゲート２６１、ＮＯＴ−ゲート２６２、ＡＮＤ−ゲート２６３、及びＮＡＮＤ−ゲート２７０を含む。

電流源２１０の入力は電圧源Ｖ_ＤＤに接続される。開閉器２１１は電流源２１０の出力と入力ジャンクションの間で接続される。開閉器２１２は入力ジャンクションと電流シンク２１３の入力の間で接続される。電流シンク２１３の出力は基底基準に接続される。ヒステリシスコンパレータ２２１の入力は入力ジャンクションに接続される。コンデンサ２２０はヒステリシスコンパレータ２２１の入力と基底基準の間で接続される。ヒステリシスコンパレータ２２１の出力はＮＯＴ−ゲート２２２の入力に接続される。ＮＯＴ−ゲート２２２の出力はＮＯＴ−ゲート２２３の入力に接続される。電圧端子Ｖ_ＲはＮＯＴ−ゲート２２３の出力に接続される。

コンパレータ２３０の正の入力は鋸歯信号Ｖ_ＳＡＷを受信するための鋸歯信号発生器１１０の出力端子に接続される。コンパレータ２３０の負の入力には基準電圧Ｖ_ＲＥＦが供給される。コンパレータ２３０の出力はＮＯＴ−ゲート２３１の入力に接続される。ＮＯＴ−ゲート２３１の出力はＮＯＴ−ゲート２３２の入力に接続される。ＮＯＴ−ゲート２３２の出力は電圧端子Ｖ_Ｓに接続される。

ＮＡＮＤ−ゲート２４０の第１の入力はＮＯＴ−ゲート２２３の出力に接続される。ＮＡＮＤ−ゲート２４０の第２の入力はＮＡＮＤ−ゲート２４１の出力に接続される。ＮＡＮＤ−ゲート２４１の第１の入力はＮＡＮＤ−ゲート２４０の出力に接続される。ＮＡＮＤ−ゲート２４１の第２の入力はＮＯＴ−ゲート２３２の出力に接続される。ＮＡＮＤ−ゲート２４０の出力は、開閉器２１２の制御端子に供給されるクロック信号ＣＫ_１を出力する。クロック信号ＣＫ_１はＮＯＴ−ゲート２４２を介して開閉器２１１の制御端子にも供給される。

ＮＯＴ−ゲート２５０の入力は、クロック信号ＣＫ_１を受信するためにＮＡＮＤ−ゲート２４０の出力に接続される。ＮＯＴ−ゲート２５１の入力はＮＯＴ−ゲート２５０の出力に接続される。ＮＯＴ−ゲート２５２の入力はＮＯＴ−ゲート２５１の出力に接続される。ＮＯＴ−ゲート２５２の出力はＡＮＤ−ゲート２５３の入力に接続される。ＡＮＤ−ゲート２５３の反転入力はＮＡＮＤ−ゲート２４０の出力に接続される。パルス発生器２００のＡＮＤ−ゲート２５３はサンプリング信号ＳＭＰを出力する。

ＮＯＴ−ゲート２６０の入力は電圧端子Ｖ_Ｒに接続される。ＮＯＴ−ゲート２６１の入力はＮＯＴ−ゲート２６０の出力に接続される。ＮＯＴ−ゲート２６２の入力はＮＯＴ−ゲート２６１の出力に接続される。ＮＯＴ−ゲート２６２の出力はＡＮＤ−ゲート２６３の入力に接続される。ＡＮＤ−ゲート２６３の反転入力は電圧端子Ｖ_Ｒに接続される。パルス発生器２００のＡＮＤゲート２６３は、クリア信号ＣＬＲを出力する。

ＮＡＮＤ−ゲート２７０の第１の入力はＮＡＮＤ−ゲート２４０の出力に接続される。ＮＡＮＤ−ゲート２７０の第２の入力は電圧端子Ｖ_Ｒに接続される。パルス発生器２００のＮＡＮＤ−ゲート２７０の出力はパルス信号ＰＬＳを出力する。

図８は、パルス発生器２００によって発生する内部信号及び出力信号の動作を説明するタイミング図である。この回路の動作は当業者には周知であるため、その詳細な説明はここには含まれない。

パルス発生器２００がパルス信号ＰＬＳを発生させると、鋸歯信号発生器１１０が除数入力信号Ｖ_Ｃに応えて鋸歯信号Ｖ_ＳＡＷを出力するであろう。パルス信号ＰＬＳが低になった後、充電時間制御回路１２０は、充電時間信号Ｖ_ＣＴを生じさせるために鋸歯信号Ｖ_ＳＡＷを第１の乗算器入力信号Ｖ_Ｂと比較する。充電時間信号Ｖ_ＣＴのプログラム可能充電時間Ｔ_１は除数入力信号Ｖ_Ｃによって除算される第１の乗算器入力信号Ｖ_Ｂの規模に比例するであろう。線形充電回路１３０はプログラム可能充電時間Ｔ_１の持続時間の間コンデンサ１３１を充電する。コンデンサ１３１は、第２の乗算器入力信号Ｉ_Ａの規模に比例する振幅を有する電流によって充電される。この時点で、コンデンサ１３１の電荷は切り替え充電乗算器−除算器１００の出力電圧信号Ｖ_Ｍの規模を決定する。パルス発生器２００がサンプリング信号ＳＭＰを供給すると、線形充電回路１３０の出力段信号Ｖ_Ｃ２は、乗算器−除算器１００の出力電圧信号Ｖ_Ｍを発生させるためにサンプル保持回路１４０によってサンプリングされる。遅延時間ｔ_Ｄ２が、切り替え充電乗算器−除算器１００をリセットするために、サンプリング信号ＳＭＰの立下りとクリア信号ＣＬＲの立ち上がりの間に挿入される。

図４は、本発明の好適実施形態による鋸歯信号発生器１１０を示す。鋸歯信号発生器１１０は開閉器１１１、ＮＯＴ−ゲート１１２、開閉器１１３、キャパシタンスＣ_１を有するコンデンサ１１４、及び動的電流シンク１１５を含む。開閉器１１１の制御端子とＮＯＴ−ゲート１１２の入力にはパルス発生器２００のパルス信号ＰＬＳが供給される。ＮＯＴ−ゲート１１２の出力は開閉器１１３の制御端子に接続される。開閉器１１１には除数入力信号Ｖ_Ｃが供給され、鋸歯信号発生器１１０の出力端子に接続される。コンデンサ１１４は鋸歯信号発生器１１０の出力端子と基底基準の間に接続される。開閉器１１３は鋸歯信号発生器１１０の出力端子と動的電流シンク１１５の入力の間に接続される。動的電流シンク１１５の出力は基底基準に接続される。動的電流シンク１１５の変調された端子には除数入力信号Ｖ_Ｃが供給される。

パルス発生器２００は論理高パルス信号ＰＬＳを供給するので、開閉器１１１は閉じる。これにより除数入力信号Ｖ_Ｃにコンデンサ１１４を充電させる。パルス信号ＰＬＳが低になると、開閉器１１１は開き、開閉器１１３は閉じる。この時点で、コンデンサ１１４は動的電流シンク１１５を介して放電を開始する。放電時間が除数入力信号Ｖ_Ｃとは無関係となることを確実にするために、動的電流シンク１１５は、除数入力信号Ｖ_Ｃの規模に比例するシンク電流Ｉ_Ｉを生じさせる。したがって、鋸歯信号Ｖ_ＳＡＷの最大電圧及びスルーレートは除数入力信号Ｖ_Ｃの規模に比例するであろう。

図５は、本発明の好適実施形態による動的電流シンク１１５を示す。動的電流シンク１１５は、除数入力信号Ｖ_Ｃの規模に比例するシンク電流Ｉ_Ｉを生じさせる。これは、コンデンサ１１４の放電時間を調節するために使用され、その結果鋸歯信号Ｖ_ＳＡＷの期間長は切り替え充電乗算器−除算器１００の入力信号の規模とは無関係になるであろう。

動的電流シンク１１５は演算増幅器１１６、抵抗Ｒ_１を有する抵抗器１１７、及びＭＯＳＦＥＴ１１８を含む。動的電流シンク１１５の変調された端子でもある演算増幅器１１６の正の端子には除数入力信号Ｖ_Ｃが供給される。演算増幅器１１６の負の端子はＭＯＳＦＥＴ１１８のソースに接続される。動的電流シンク１１５の入力でもあるＭＯＳＦＥＴのドレインは図４に図示される開閉器１１３の出力端子に接続される。抵抗器１１７の第１の端子はＭＯＳＦＥＴ１１８のソースに接続される。動的電流シンク１１５の出力でもある抵抗器１１７の第２の端子は基底基準に接続される。演算増幅器１１６の出力端子はＭＯＳＦＥＴ１１８のゲートに接続される。動的電流シンク１１５は抵抗器１１７の抵抗Ｒ_１によって除算される除数入力信号Ｖ_Ｃの規模に比例するシンク電流Ｉ_Ｉを生じさせる。この回路の動作は当業者に周知であるため、その詳しい説明はここに含まれない。

図３を参照すると、鋸歯信号発生器１１０の出力端子は充電時間制御回路１２０に鋸歯信号Ｖ_ＳＡＷを供給する。充電時間制御回路１２０はコンパレータ１２１、ＡＮＤ−ゲート１２２、及びＮＯＴ−ゲート１２３を含む。

コンパレータ１２１の負の端子は鋸歯信号発生器１１０の出力端子に接続される。第１の乗算器入力信号Ｖ_Ｂはコンパレータ１２１の正の端子に供給される。コンパレータ１２１の出力はＡＮＤ−ゲート１２２の第１の入力端子に接続される。ＡＮＤ−ゲート１２２の第２の入力端子はＮＯＴ−ゲート１２３の出力に接続される。パルス信号発生器２００はパルス信号ＰＬＳをＮＯＴ−ゲート１２３の入力に供給する。ＡＮＤ−ゲート１２２の出力はプログラム可能充電時間Ｔ_１を決定するために充電時間信号Ｖ_ＣＴを発生させる。

コンパレータ１２１は、鋸歯信号発生器１１０の鋸歯信号Ｖ_ＳＡＷと第１の乗算器入力信号Ｖ_Ｂを比較する。パルス信号発生器２００によって供給されるパルス信号ＰＬＳが低になると、ＡＮＤ−ゲート１２２は充電時間信号Ｖ_ＣＴを出力し、前記充電時間信号Ｖ_ＣＴのオン時間が第１の乗算器入力信号Ｖ_Ｂの規模に比例する。

充電時間信号Ｖ_ＣＴは線形充電回路１３０に供給される。線形充電回路１３０は、キャパシタンスＣ_２を有するコンデンサ１３１、開閉器１３２、及び開閉器１３３を含む。

線形充電回路１３０の入力端子には、切り替え充電乗算器−除算器１００の第２の乗算器入力信号Ｉ_Ａが供給される。開閉器１３２は線形充電回路１３０の入力端子と線形充電回路１３０の出力端子の間に接続される。開閉器１３２の制御端子はＡＮＤ−ゲート１２２の出力に接続される。開閉器１３２のターンオン時間ｔ_１３２は抵抗器１１７の抵抗Ｒ_１、コンデンサ１１４のキャパシタンスＣ_１、及び第１の乗算器入力信号Ｖ_Ｂの規模の積に比例する。開閉器１３２のターンオン時間ｔ_１３２は、除数入力信号Ｖ_Ｃの規模に反比例する。開閉器１３３は線形充電回路１３０の出力端子と基底基準の間で接続される。パルス発生器２００は、開閉器１３３の制御端子にクリア信号ＣＬＲを供給する。コンデンサ１３１は線形充電回路１３０の出力端子と基底基準の間で接続される。

開閉器１３２がＡＮＤ−ゲート１２２によって供給される充電時間信号Ｖ_ＣＴによって閉じられると、切り替え充電乗算器−除算器１００の第２の乗算器入力信号Ｉ_Ａはコンデンサ１３１を充電するために電流を供給する。この電流の振幅は第２の乗算器入力信号Ｉ_Ａの規模に比例する。パルス発生器２００が論理高クリア信号ＣＬＲを発生させると、開閉器１３３は閉じ、コンデンサ１３１に蓄えられる電荷が放電される。

サンプル保持回路１４０は演算増幅器１４１、開閉器１４２、及びコンデンサ１４３を含む。演算増幅器１４１の正の入力は線形充電回路１３０の出力端子に接続される。演算増幅器１４１の負の入力は演算増幅器１４１の出力に接続される。開閉器１４２は演算増幅器１４１の出力と切り替え充電増幅器−除算器１００の出力の間で接続される。開閉器１４２の制御端子はパルス発生器２００のサンプリング信号ＳＭＰによって制御される。コンデンサ１４３は切り替え充電乗算器−除算器１００の出力と基底基準の間で接続される。

演算増幅器１４１はコンデンサ１３１の充電のためのバッファである。パルス発生器２００からの論理高サンプリング信号ＳＭＰが開閉器１４２を閉じると、演算増幅器１４１の出力での電圧がコンデンサ１３１の電位に等しくなる。コンデンサ１３１の最大電圧は切り替え充電乗算器−除算器１００の出力で出力電圧信号Ｖ_Ｍを決定する。一定の係数の中で、この出力電圧信号Ｖ_Ｍの規模は、除数入力信号Ｖ_Ｃの規模で除算される、第２の乗算器入力信号Ｉ_Ａの規模で乗算される第１の乗算器入力信号Ｖ_Ｂの規模に比例する。コンデンサ１４３は、出力電圧Ｖ_Ｍを保つために保持コンデンサとして含まれる。

多様な変更及び変形が本発明の範囲または精神から逸脱することなく本発明の構造に加えることができることは当業者には明らかであろう。前記を鑑みて、本発明が本発明の変更及び変型を、それらが添付の請求項またはその同等物の範囲に入るのであればカバーするものとされる。
添付図面は本発明の追加の理解を提供するために含まれ、本明細書に組み込まれ、本明細書の一部を構成する。図は本発明の実施形態を描き、説明とともに本発明の原理を説明する働きをする。

従来の乗算器−除算器を示す。 本発明の好適実施形態による切り替え充電乗算器−除算器のブロック図を示す。 本発明の好適実施形態による切り替え充電乗算器−除算器を示す。 本発明の好適実施形態による切り替え充電乗算器−除算器の鋸歯信号発生器を示す。 本発明の好適実施形態による切り替え充電乗算器−除算器の鋸歯信号発生器の動的電流シンクを示す。 本発明の好適実施形態による切り替え充電乗算器−除算器のパルス発生器を示す。 本発明の好適実施形態による切り替え充電乗算器−除算器の鋸歯信号発生器のタイミング図を示す。 本発明の好適実施形態による切り替え充電乗算器−除算器のパルス発生器のタイミング図を示す。

符号の説明

１０ バイポーラトランジスタ
１１ トランジスタ
１２ トランジスタ
１３ トランジスタ
１４ トランジスタ
１５ トランジスタ
１００ 除算器
１１０ 鋸歯信号発生器
１１１ 開閉器
１１２ ゲート
１１３ 開閉器
１１４ コンデンサ
１１５ 動的電流シンク
１１６ 演算増幅器
１１７ 抵抗器
１２０ 充電時間制御回路
１２１ コンパレータ
１２２ ゲート
１２３ ゲート
１３０ 線形充電回路
１３１ コンデンサ
１３２ 開閉器
１３３ 開閉器
１４０ サンプル保持回路
１４１ 演算増幅器
１４２ 開閉器
１４３ コンデンサ
２００ パルス発生器
２１０ 電流源
２１１ 開閉器
２１２ 開閉器
２１３ 電流シンク
２２０ コンデンサ
２２１ ヒステリシスコンパレータ
２２２ ゲート
２２３ ゲート
２３０ コンパレータ
２３１ ゲート
２３２ ゲート
２４０ ゲート
２４１ ゲート
２４２ ゲート
２５０ ゲート
２５１ ゲート
２５２ ゲート
２５３ ゲート
２６０ ゲート
２６１ ゲート
２６２ ゲート
２６３ ゲート
２７０ ゲート
Ｃ_１ キャパシタンス
Ｃ_２ キャパシタンス
ＣＫ_１ クロック信号
ＣＬＲ クリア信号
Ｉ_１ 電荷電流
Ｉ_Ａ 乗算器入力信号
Ｉ_Ｄ 出力電流
Ｉ_Ｉ シンク電流
ＰＬＳ パルス信号
Ｒ_１ 抵抗
ＳＭＰ サンプリング信号
Ｔ_１ プログラム可能充電時間
ｔ_１３２ ターンオン時間
ｔ_Ｄ２ 遅延時間
ｔ_ｐ１ 遅延時間
ｔ_ｐ２ 遅延時間
Ｖ_Ｂ 乗算器入力信号
Ｖ_Ｃ 除数入力信号
Ｖ_Ｃ２ 出力段信号
Ｖ_ＣＴ 充電時間信号
Ｖ_Ｄ 順方向バイアス電圧
Ｖ_ＤＤ 電圧源
Ｖ_Ｍ 出力電圧
Ｖ_Ｒ 電圧端子
Ｖ_ＲＥＦ 基準電圧
Ｖ_Ｓ 電圧端子
Ｖ_ＳＡＷ 鋸歯信号

Claims (20)

1. 乗算器−除算器回路が、
   第１の乗算器入力信号を受信するための第１の乗算器入力端子と、
   第２の乗算器入力信号を受信するための第２の乗算器入力端子と、
   除数入力信号を受信するための除数入力端子と、
   出力電圧信号を発生させるための出力電圧端子と、
   パルス信号、サンプリング信号、及びクリア信号を発生させるためのパルス発生器と、
   前記除数入力信号に答えて鋸歯信号を発生させるための鋸歯信号発生器であって、前記鋸歯信号の期間が固定され、前記鋸歯信号の最大電圧及びスルーレートが前記除数入力信号に比例する鋸歯信号発生器と、
   プログラム可能充電時間を生じさせるために充電時間信号を発生させるための充電時間制御回路であって、前記充電時間信号を生じさせるために前記鋸歯信号が前記第１の乗算器入力信号と比較される充電時間制御回路と、
   出力段信号を発生させるための充電回路を有する線形充電回路であって、前記線形充電回路の充電時間が前記プログラム可能充電時間により決定される線形充電回路と、
   前記出力段信号をサンプリングし、前記乗算器−除算器回路の前記出力電圧端子で前記出力電圧信号を生じさせるためのサンプル保持回路と、を備える乗算器−除算器回路。
2. 前記乗算器−除算器回路の前記出力電圧信号の前記規模が前記第１の乗算器入力信号の規模と前記第２の乗算器入力信号の規模の積に実質的に比例する請求項１に記載の乗算器−除算器回路。
3. 前記乗算器−除算器回路の前記出力電圧信号の前記規模が前記除数入力信号の前記規模に反比例する請求項１に記載の乗算器−除算器回路。
4. 前記鋸歯信号発生器が、
   前記パルス信号を受信するための第１の鋸歯入力端子と、
   前記除数入力信号を受信するための第２の鋸歯入力端子と、
   前記鋸歯信号を発生させるための鋸歯出力端子と、
   前記鋸歯出力端子と前記基底基準の間で接続される鋸歯コンデンサと、
   前記鋸歯コンデンサを放電するための鋸歯電流シンクであって、前記基底基準に接続される出力と、前記第２の鋸歯入力端子に接続される変調された端子を有する前記鋸歯電流シンクと、
   前記第１の鋸歯入力端子に接続される入力を有する鋸歯インバータと、
   前記鋸歯出力端子と前記鋸歯電流シンクの入力の間で接続される鋸歯放電開閉器であって、前記鋸歯放電開閉器が前記鋸歯インバータの出力に接続される制御端子を有する鋸歯放電開閉器と、
   前記第２の鋸歯入力端子と前記鋸歯出力端子の間で接続される鋸歯充電開閉器であって、前記鋸歯充電開閉器は前記第１の鋸歯入力端子に接続される制御端子を有する鋸歯充電開閉器と、を備える
   請求項１に記載の乗算器−除算器回路。
5. 前記鋸歯電流シンクが、
   放電電流を生じさせるための鋸歯トランジスタと、
   前記鋸歯トランジスタを制御するために出力端子を有する鋸歯増幅器であって、前記鋸歯トランジスタのソースに接続される負の入力を有し、前記第２の鋸歯入力端子に接続される正の入力を有する前記鋸歯増幅器と、
   前記鋸歯トランジスタの前記ソースと前記鋸歯電流シンクの前記出力の間で接続される鋸歯抵抗器と、を備える請求項４に記載の乗算器−除算器回路。
6. 前記除数入力信号の規模は変化するが、前記鋸歯コンデンサの前記放電時間が一定である請求項４に記載の乗算器−除算器回路。
7. 前記鋸歯信号の前記ピーク値が前記除数入力信号の前記規模に比例する請求項４に記載の乗算器−除算器回路。
8. 前記充電時間制御回路が、
   前記第１の乗算器入力端子に接続される正の入力を有し、前記鋸歯信号が供給される負の入力を有する充電時間コンパレータと、
   前記パルス信号を反転するためのパルスインバータと、
   前記充電時間コンパレータの出力に接続される第１の入力を有し、前記パルスインバータの出力に接続される第２の入力を有する前記充電時間信号を発生させるためのＡＮＤ−ゲートと、を備える請求項１に記載の乗算器−除算器。
9. 前記プログラム可能充電時間の期間が前記除数入力信号の規模で除算される前記第１の乗算器入力信号の規模に比例する請求項１に記載の乗算器−除算器回路。
10. 前記線形充電回路が、
    前記出力段信号を発生させるための、前記基底基準に接続される充電コンデンサと、
    前記第２の乗算器入力端子と前記充電コンデンサの間で接続され、前記充電時間信号を供給される制御端子を有する充電開閉器と、
    前記充電コンデンサと前記充電コンデンサを放電するための前記基底基準の間で接続され、前記クリア信号によって制御される制御端子を有する放電開閉器と、を備える請求項１に記載の乗算器−除算器回路。
11. 前記乗算器−除算器回路の状態が前記クリア信号と前記サンプリング信号に応えて新たにされる請求項１に記載の乗算器−除算器回路。
12. 前記サンプル保持回路が、
    前記第１の出力状態信号を供給される正の入力を有し、前記サンプル保持増幅器の出力に接続される負の入力を有する、前記出力段信号をバッファするためのサンプル保持増幅器と、
    前記サンプル保持増幅器の前記出力と前記乗算器−除算器回路の前記出力電圧端子の間で接続され、前記サンプリング信号を供給される制御端子を有する、前記出力段信号をサンプリングするためのサンプル保持開閉器と、
    前記サンプル保持コンデンサが前記乗算器−除算器回路の前記出力電圧端子と前記基底基準の間で接続される、前記出力信号を保持するためのサンプル保持コンデンサと、を備える請求項１に記載の乗算器−除算器回路。
13. 前記パルス発生器が、
    前記パルス信号を発生させるためのパルス出力端子と、
    前記サンプリング信号を発生させるためのサンプル出力端子と、
    前記クリア信号を発生させるためのクリア出力端子と、
    電圧源に接続される入力を有するパルス発生器電流源と、
    前記基底基準に接続される出力を有するパルス発生器電流シンクと、
    パルス発生器ジャンクションと、
    前記パルス発生器電流源の出力と前記パルス発生器ジャンクションの間で接続される第１のパルス発生器開閉器と、
    前記パルス発生器ジャンクションと前記パルス発生器電流シンクの入力の間で接続される第２のパルス発生器開閉器と、
    前記第１のパルス発生器開閉器と前記第２のパルス発生器開閉器を制御するための制御回路と、を備える請求項１に記載の乗算器−除算器回路。
14. 前記制御回路が、
    前記パルス発生器ジャンクションに接続される入力を有するヒステリシスコンパレータと、
    前記ヒステリシスコンパレータの前記入力と前記基底基準の間で接続されるパルス発生器コンデンサと、
    前記ヒステリシスコンパレータの出力に接続される入力を有する２つのＮＯＴ−ゲートの第１のアレイと、
    前記鋸歯信号発生器の前記鋸歯出力端子に接続される正の入力を有し、基準電圧端子に接続される負の入力を有するパルス発生器コンパレータと、
    前記パルス発生器コンパレータの出力に接続される入力を有する、２つのＮＯＴ−ゲートの第２のアレイと、
    第１のＮＡＮＤ−ゲートと第２のＮＡＮＤ−ゲートから構成されるラッチ回路であって、２つのＮＯＴ−ゲートの前記第１のアレイの出力に接続される第１の入力を有し、２つのＮＯＴ−ゲートの前記第２のアレイの出力に接続される第２の入力を有し、前記第２のパルス発生器開閉器の制御端子にクロック信号を供給するための出力を有する前記ラッチ回路と、
    前記ラッチ回路の前記出力に接続される入力を有する、前記第１のパルス発生器開閉器の制御端子に反転されたクロック信号を供給するためのＮＯＴ−ゲートと、を備える請求項１３に記載の乗算器−除算器回路。
15. 前記制御回路が、
    前記ラッチ回路の前記出力に接続される入力を有する、３つのＮＯＴ−ゲートの第３のアレイと、
    ３つのＮＯＴ−ゲートの前記第３のアレイの出力に接続される入力を有し、前記ラッチ回路の前記出力に接続される反転入力を有し、前記サンプル出力端子に接続される出力を有する第１のパルス発生器ＡＮＤ−ゲートと、
    前記ラッチ回路の前記第１の入力に接続される入力を有する３つのＮＯＴ−ゲートの第４のアレイと、
    ３つのＮＯＴ−ゲートの前記第４のアレイの出力に接続される入力を有し、前記ラッチ回路の前記第１の入力に接続される反転入力を有し、前記パルス発生器の前記クリア出力端子に接続される出力を有する第２のパルス発生器ＡＮＤ−ゲートと、
    前記ラッチ回路の前記出力に接続される第１の入力を有し、前記ラッチ回路の前記第１の入力に接続される第２の入力を有し、前記パルス発生器の前記パルス出力端子に接続される出力を有する第３のＮＡＮＤ−ゲートと、を備える請求項１３に記載の乗算器−除算器回路。
16. 前記サンプリング信号が第１の遅延時間に続いて、前記パルス信号に応えて発生し、前記クリア信号が第２の遅延時間に続いて、前記サンプリング信号に応えて発生する請求項１に記載の乗算器−除算器回路。
17. 前記乗算器−除算器回路がＣＭＯＳ ＭＯＳＦＥＴベースのデバイスから構築される請求項１に記載の乗算器−除算器回路。
18. 乗算器−除算器回路における回路動作の方法であって、
    第１の乗算器入力信号を受信することと、
    第２の乗算器入力信号を受信することと、
    除数入力信号を受信することと、
    パルス信号を発生させることと、
    第１の遅延時間に続いて前記パルス信号に応えてサンプリング信号を発生させることと、
    第２の遅延時間に続いて前記サンプリング信号に応えてクリア信号を発生させることと、
    前記パルス信号に応えて鋸歯信号を発生させ、前記鋸歯信号の前記ピーク値が前記除数入力信号の前記規模に比例し、前記鋸歯信号の前記期間が一定であることと、
    出力段信号を発生させるためのコンデンサを充電し、前記コンデンサが前記第２の乗算器入力信号の規模に比例する振幅の電流によって充電されることと、
    前記コンデンサの充電時間を制御し、前記コンデンサの前記充電時間が前記第一の乗算器入力信号の前記規模に比例し、前記コンデンサの充電時間が前記除数入力信号の前記規模に反比例することと、
    前記乗算器−除算器回路の状態を新たにするための前記コンデンサを放電することと、
    出力電圧信号を生じさせるために前記出力段信号をサンプリングし、保持することと、
    を含む方法。
19. 前記乗算器−除算器回路の前記出力電圧信号の前記規模が前記第２の乗算器入力信号の前記規模で乗算される前記第１の乗算器入力信号の前記規模に実質的に比例する請求項１８に記載の前記乗算器−除算器における回路動作の方法。
20. 前記乗算器−除算器回路の前記出力電圧信号の前記規模が前記除数入力信号の前記規模に反比例する請求項１８に記載の乗算器−除算器における回路動作の方法。

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