DE112004001469T5

DE112004001469T5 - Geschalteter Ladungs-Multiplizierer-Dividierer

Info

Publication number: DE112004001469T5
Application number: DE112004001469T
Authority: DE
Inventors: Ta-Yung Yang; Jenn-Yu G. Shin-Dian Lin; Rui-Hong Shui-Shang Country Lu
Original assignee: SYSTEM GENERAL CORP TAIPEI HSIEN; System General Corp Taiwan
Current assignee: SYSTEM GENERAL CORP TAIPEI HSIEN; Fairchild Taiwan Corp
Priority date: 2003-08-12
Filing date: 2004-05-26
Publication date: 2006-06-14
Also published as: US6812769B1; CN1836204A; WO2005015383A1; JP4263216B2; JP2007500380A; CN100421067C

Abstract

Ein Multiplizierer-Dividierer-Schaltkreis, der folgendes umfasst:
einen ersten Multiplizierer-Eingangsanschluss für das Empfangen eines ersten Multiplizierer-Eingangssignals;
einen zweiten Multiplizierer-Eingangsanschluss für das Empfangen eines zweiten Multiplizierer-Eingangssignals;
einen Divisor-Eingangsanschluss für das Empfangen eines Divisor-Eingangssignals;
einen Ausgangsspannungs-Anschluss für das Erzeugen eines Ausgangspannungs-Signals;
einen Impulsgenerator für das Erzeugen eines Impulssignals, eines Abtastsignals und eines Freigabesignals;
einen Sägezahnsignal-Generator für das Erzeugen eines Sägezahnsignals als Reaktion auf das Divisor-Eingangssignal, wobei die Periode des Sägezahnsignals festgelegt ist, und wobei eine maximale Spannung und eine Anstiegsgeschwindigkeit des Sägezahnsignals proportional zu dem Divisor-Eingangssignal sind;
einen Ladezeit-Steuerschaltkreis für das Erzeugen eines Ladezeit-Signals um eine programmierbare Ladezeit zu erzeugen, wobei das Sägezahnsignal mit dem ersten Multiplizierer-Eingangssignal verglichen wird, um das Ladezeit-Signal zu erzeugen;
einen linearen Ladeschaltkreis, der einen Ladeschaltkreis für das Erzeugen eines Endstufensignals aufweist; wobei eine Ladezeit des linearen Ladeschaltkreises von der programmierbaren Ladezeit bestimmt wird; und
einen Abtast-Halte-Schaltkreis für das Abtasten des...

Description

GEBIET DER ERFINDUNG
Die vorliegende Erfindung bezieht sich im Allgemeinen auf die Elektrotechnik und insbesondere auf einen analogen Multiplizierer-Dividierer.
HINTERGRUND DER ERFINDUNG
Es gibt viele Verwendungen von analogen Multiplizierer-Dividierern in der modernen Elektronik. Multiplizierer-Dividierer erzeugen ein Ausgangssignal, das proportional zu einem Verhältnis von zwei oder mehr Eingangssignalen ist. Die Eingangs- und Ausgangssignale können entweder Spannungen oder Ströme sein.
Eine herkömmliche Verwendung von Multiplizierer-Dividierern ist die Verwendung in Schaltkreisen der Leistungsfaktorkorrektur (Power Factor Correction, PFC). PFC-Schaltkreise verwenden üblicherweise Multiplizierer-Dividierer, um ein auf einem Eingangsstrom, auf einem Rückführsignal und auf einer Eingangsspannung basierendes Steuersignal zu erzeugen. Andere Verwendungen von Multiplizierer-Dividierer-Schaltkreisen schließen Verwendungen in Schaltkreisen der automatischen Verstärkungsregelung (Automatic Gain Control, AGC) ein, sind jedoch nicht auf diese beschränkt.
Es gibt viele bekannte Wege für das Konstruieren von analogen Multiplizierer-Dividierern, wie etwa logarithmische Verstärker und Antilog-Verstärker. Die Implementierung eines logarithmischen Verstärkers verwendet normalerweise die pn-Übergang Volt-Ampere-Kennlinie; sie ist gegeben durch ID = I0[exp(VD/ηVT) – 1 (1)wobei I₀ der Sperrsättigungsstrom ist; V_D die Durchlassansteuerspannung ist; η die Konstante ist, V_T = T/11.600 und T die Temperatur °K ist. Da der Ausgangsstrom I_D die Exponentialfunktion der Durchlassansteuerspannung V_D ist, ist der lineare Betriebsbereich klein. Das Buch „Analog Integrated Circuit Design" von David A. Johns und Ken Martin (1997, S. 366 – 367) lehrt einen weiteren bekannten analogen Multiplizierer-Dividierer. Dieser spezielle Multiplizierer-Dividierer wird ebenfalls durch Verwendung von Bauelementen mit pn-Übergang implementiert. Wie 1 zeigt, wird er als Vierquadranten-Multiplizierer bezeichnet.
Der in 1 gezeigte Multiplizierer-Dividierer des Standes der Technik ist unter Verwendung von Bipolartransistor-Bauelementen aufgebaut. Er gibt einen Ausgangsstrom mit der Amplitude ab, die proportional zu dem Produkt eines ersten Eingangsstroms und eines Stromverhältnisses ist. Das Stromverhältnis ist gleich der Amplitude eines zweiten Eingangsstroms dividiert durch die Amplitude eines Ansteuerstroms.
Zahlreiche andere bekannte Multiplizierer-Dividierer des Standes der Technik basieren alle auf denselben Prinzipien wie der in 1 gezeigte Multiplizierer-Dividierer des Standes der Technik. Diese Multiplizierer-Dividierer des Standes der Technik haben dieselben Nachteile gemeinsam, da sie unter Verwendung von Bipolartransistor-Bauelementen gebaut werden.
Ein Nachteil des in 1 gezeigten Multiplizierer-Dividierers des Standes der Technik sind die hohen Herstellungskosten. Für zahlreiche heutige Anwendungen, wie etwa PFC-Schaltkreise oder integrierte Schaltkreise ist eine Herstellung unter Verwendung von bipolaren Verfahren nicht geeignet, da bipolare Bauelemente noch immer sehr viel Einbauraum benötigen und die Kosten erhöhen.
Ein weiterer Nachteil des in 1 gezeigten Multiplizierer-Dividierers des Standes der Technik ist, dass die Ausgabe des Schaltkreises bedeutsam mit der Temperatur variiert. Aus Gleichung (1) ist ersichtlich, dass bipolare Bauelemente hohe Temperaturkoeffizienten aufweisen. Somit ist die Ausgabe des Schaltkreises in höchstem Maße empfindlich gegenüber Temperaturveränderungen.
Ein weiterer Nachteil des in 1 gezeigten Multiplizierer-Dividierers des Standes der Technik ist hoher Stromverbrauch. Der Multiplizierer-Dividierer des Standes der Technik benötigt einen konstanten Ansteuerstrom, der ungleich Null ist, um Bipolartransistoren im linearen Betrieb zu betreiben. Dies führt zu bedeutsamem Stromverbrauch.
Ein weiterer Nachteil des in 1 gezeigten Multiplizierer-Dividierers des Standes der Technik ist geringe Störsicherheit. Dies kommt daher, dass der Multiplizierer-Dividierer des Standes der Technik Hochleistungs-Bipolartransistor-Bauelemente verwendet. Mit derartigen Bauelementen kann sogar relativ geringe Eingangssignal-Verzerrung zu bedeutsamer Ausgangssignal-Verzerrung führen.
Ein weiterer Nachteil des in 1 gezeigten Multiplizierer-Dividierers des Standes der Technik ist, dass er einen engen Eingangsbereich aufweist, der auf den linearen Betriebsbereich von Bipolartransistoren beschränkt ist. Außerhalb dieses engen Eingangssignal-Bereiches ist der in 1 gezeigte Multiplizierer-Dividierer in hohem Maße anfällig für Verzerrung.
Aus diesem Grunde ist es notwendig, die Nachteile von Multiplizierer-Dividierern des Standes der Technik zu verbessern. Insbesondere wird unbedingt ein verbesserter Multiplizierer-Dividierer benötigt, der eine geringere Einbaugröße aufweist und gleichzeitig für einen größeren Bereich von Betriebstemperaturen geeignet ist.
ZUSAMMENFASSUNG DER ERFINDUNG
Gemäß einem Aspekt der vorliegenden Erfindung erzeugt der Multiplizierer-Dividierer der vorliegenden Erfindung ein Ausgangssignal als Reaktion auf drei Eingangssignale. Das Ausgangssignal ist proportional zu dem Produkt eines ersten Eingangssignals und eines zweiten Eingangssignals geteilt durch ein drittes Eingangssignal.
Eine allgemeine Aufgabe der vorliegenden Erfindung ist es, einen für allgemeine Zwecke geeigneten Multiplizierer-Dividierer bereit zu stellen. Es ist ferner eine Aufgabe der vorliegenden Erfindung, einen Multiplizierer-Dividierer bereit zu stellen, der geeignet ist, in einem Schaltkreis für die Leistungsfaktorkorrektur (Power Factor Correction, PFC) eines getakteten Netzteils eingesetzt zu werden.
Eine weitere Aufgabe der vorliegenden Erfindung ist es, einen Multiplizierer-Dividierer bereit zu stellen, der im CMOS-Verfahren hergestellt wird. Der Multiplizierer-Dividierer gemäß der vorliegenden Erfindung benutzt ausschließlich MOSFET-basierte Bauelemente. Deshalb kann der Multiplizierer-Dividierer gemäß der vorliegenden Erfindung mit einem bedeutsam verringerten Einbaugrößen-Grad und zu geringeren Kosten als ein Multiplizierer-Dividierer des Standes der Technik hergestellt werden.
Eine weitere Aufgabe der vorliegenden Erfindung ist es, einen Multiplizierer-Dividierer bereit zu stellen, der einen charakteristische Gleichung aufweist, die im Wesentlichen unabhängig von der Temperatur ist, verglichen mit Multiplizierer-Dividierern des Standes der Technik.
Eine weitere Aufgabe der vorliegenden Erfindung ist es, einen Multiplizierer-Dividierer mit verringertem Stromverbrauch bereit zu stellen. Der Multiplizierer- Dividierer gemäß der vorliegenden Erfindung benötigt keinen konstanten Ansteuerstrom.
Eine weitere Aufgabe der vorliegenden Erfindung ist es, einen Multiplizierer-Dividierer mit verbesserter Störsicherheit bereit zu stellen. Die Fehlerfreiheit des Ausgangssignals des Multiplizierer-Dividierers gemäß der vorliegenden Erfindung wird durch geringe, von den Einganssignalen ausgehende, Störanteile nicht bedeutsam beeinträchtigt.
Zusammengefasst bezieht sich die vorliegende Erfindung auf einen geschalteten Ladungs-Multiplizierer-Dividierer. Der geschaltete Ladungs-Multiplizierer-Dividierer wird gemäß dem Prinzip der Kondensator-Ladungs-Theorie gebaut. Die Spannung innerhalb des Kondensators ist proportional zu dem Produkt des Ladestroms und des Ladezeitintervalls und wird geteilt durch die Kapazität des Kondensators. Durch Verwendung eines modulierten Ladestroms und einer programmierbaren Ladezeit für das Schalten des Kondensators kann die Spannung innerhalb des Kondensators gesteuert werden. Diese Kondensatorspannung ist die Ausgangsspannung des geschalteten Ladungs-Multiplizierer-Dividierers.
Der geschaltete Ladungs-Multiplizierer-Dividierer gemäß der vorliegenden Erfindung kann Signalmultiplikation und -division ausführen. Die Verwendung der Kondensator-Ladungstechnik ermöglicht die Implementierung eines Multiplizierer-Dividierers mit verringertem Stromverbrauch, verbesserter Störsicherheit, einem weiteren Betriebsbereich und einem niedrigeren Temperaturkoeffizienten.
Es gilt zu beachten, dass sowohl voranstehende allgemeine Beschreibung als auch die folgende detaillierte Beschreibung exemplarisch sind und das Ziel haben, die Erfindung, wie sie beansprucht ist, genauer zu erklären.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die begleitenden Zeichnungen sind angefügt, um die Erfindung näher zu erläutern und sind in diese Spezifikation inkorporiert und stellen einen Teil von ihr dar. Die Zeichnungen zeigen Ausführungsformen der Erfindung und dienen, gemeinsam mit der Beschreibung, dazu, die Prinzipien der Erfindung zu erläutern.
1 zeigt einen herkömmlichen Multiplizierer-Dividierer.
2 zeigt ein Blockschaltbild eines geschalteten Ladungs-Multiplizierer-Dividierers gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung.
3 zeigt den geschalteten Ladungs-Multiplizierer-Dividierer gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung.
4 zeigt einen Sägezahnsignal-Generator des geschalteten Ladungs-Multiplizierer-Dividierers gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung.
5 zeigt eine dynamische Stromsenke des Sägezahnsignal-Generators des geschalteten Ladungs-Multiplizierer-Dividierers gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung.
6 zeigt einen Impulsgenerator des geschalteten Ladungs-Multiplizierer-Dividierers gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung.
7 zeigt ein Steuerdiagramm des Sägezahnsignal-Generators des geschalteten Ladungs-Multiplizierer-Dividierers gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung.
8 zeigt ein Steuerdiagramm des Impulsgenerators des geschalteten Ladungs-Multiplizierer-Dividierers gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Es wird auf die Zeichnungen Bezug genommen, wobei die Inhalte lediglich dem Zweck der Veranschaulichung von bevorzugten Ausführungsformen der Erfindung dienen und nicht dem Zweck, diese einzuschränken.
1 zeigt einen Multiplizierer-Dividierer des Standes der Technik. Der Multiplizierer-Dividierer des Standes der Technik ist aus einer Anordnung von sechs bipolaren Transistoren 10, 11, 12, 13, 14 und 15 aufgebaut. Die Basis jedes Transistors 10, 11, 12, 13, 14 und 15 ist jeweils mit allen anderen verbunden.
Ein Kollektor des Transistors 10 ist mit der Basis des Transistors 10 verbunden. Ein Emitter des Transistors 10 ist mit der Erdreferenz verbunden. Der Kollektor des Transistors 10 ist mit einem ersten positiven Eingangsanschluss verbunden. Ein Kollektor des Transistors 11 ist einem negativen Ausgangsanschluss verbunden. Ein Kollektor des Transistors 12 ist mit einem positiven Ausgangsanschluss verbunden. Ein Kollektor des Transistors 13 ist mit dem negativen Ausgangsanschluss verbunden. Ein Emitter des Transistors 12 und ein Emitter des Transistors 13 sind mit einem zweiten positiven Eingangsanschluss verbunden. Ein Kollektor des Transistors 14 ist mit dem positiven Ausgangsanschluss verbunden. Ein Emitter des Transistors 11 und ein Emitter des Transistors 14 sind mit einem zweiten negativen Eingangsanschluss verbunden. Ein Kollektor des Transistors 15 ist mit einem ersten negativen Eingangsanschluss verbunden. Der Kollektor des Transistors 15 ist mit der Basis des Transistors 15 verbunden. Ein Emitter des Transistors 15 ist mit der Erdreferenz verbunden. Die Wirkungsweise dieses Schaltkreises ist Fachleuten bekannt und muss hier nicht näher beschrieben werden.
Wie oben beschrieben ist ein Hauptnachteil dieses Multiplizierer-Dividierers des Standes der Technik, dass er aus Bipolartransistor-Bauelementen aufgebaut ist. Dies führt zu einer großen Einbaugröße und dazu, dass hohe Temperaturabhängigkeit eine Eigenschaft des Multiplizierer-Dividierers des Standes der Technik ist.
Zur Lösung dieser Probleme schlägt die vorliegende Erfindung einen geschalteten Ladungs-Multiplizierer-Dividierer 100 vor, der aus MOSFET-Bauelementen aufgebaut ist. 2 zeigt ein Blockschaltbild des geschalteten Ladungs-Multiplizierer-Dividierers 100 gemäß der vorliegenden Erfindung. Der geschaltete Ladungs-Multiplizierer-Dividierer 100 hat einen ersten Multiplizierer-Eingangsanschluss für das Empfangen eines ersten Multiplizierer-Eingangssignals V_B, einen zweiten Multiplizierer-Eingangsanschluss für das Empfangen eines zweiten Multiplizierer-Eingangssignals I_A, und einen Divisor-Eingangsanschluss für das Empfangen eines Divisor-Eingangssignals V_C. Der geschaltete Multiplizierer-Dividierer 100 hat auch einen Ausgangsanschluss für das Erzeugen eines Ausgangsspannungs-Signals V_M. Der Betrag des Ausgangsspannungs-Signals V_M ist proportional zu dem Betrag des ersten Multiplizierer-Eingangssignals V_B multipliziert mit dem Betrag des zweiten Multiplizierer-Eingangssignals I_A, geteilt durch das Divisor-Eingangssignal V_C. Das erste Multiplizierer-Eingangssignal V_B und das Divisor-Eingangssignal V_C sind Spannungssignale und das zweite Multiplizierer-Eingangssignal I_A ist ein Stromsignal. Der Ausgang des geschalteten Ladungs-Multiplizierer-Dividierers 100 kann ausgedrückt werden durch
wobei k eine Konstante ist.
Jedoch gilt zu beachten, dass der Spannungseingang/-ausgang in einen Stromeingang/-ausgang umgewandelt werden könnte sowie ein Stromeingang/-ausgang in einen Spannungseingang/-ausgang umgewandelt werden könnte, ohne vom Wesen der Erfindung abzuweichen. Verfahren zur Umwandlung eines Stroms in eine Spannung und umgekehrt sind Fachleuten bekannt.
Der geschaltete Ladungs-Multiplizierer-Dividierer 100 ist gemäß des Prinzips der Kondensator-Ladungstheorie implementiert. Eine wichtige Gleichung für die Beschreibung des Verhaltens von Kondensatoren ist die folgende: Q = C × V = I × T (3)wobei Q die Ladung, C die Kapazität des Kondensators, V die Spannung innerhalb des Kondensators, I ist der Ladestrom, und T ist die Ladezeit ist.
Gemäß Gleichung (3) kann eine programmierbare Ladezeit T₁ ausgedrückt werden durch
wobei ein Ladestrom I₁ einen Kondensator mit einer Kapazität C₁ lädt.
Dann kann Gleichung (4) auch dargestellt werden als
Das Laden eines Kondensators mit einer Kapazität C₂ mit dem zweiten Multiplizierer-Eingangssignal I_A während der programmierbaren Ladezeit T₁ erzeugt das Ausgangsspannungs-Signal V_M am Ausgang des Multiplizierer-Dividierers 100,
wobei R₁ der Widerstand des Widerstands ist, C₁ und C₂ die Kapazitäten der Kondensatoren sind, k eine Konstante gleich R₁ × (C₁/C₂) ist.
Somit ist ein Grundtyp des Multiplizierer-Dividierers aufgebaut wie oben beschrieben. 3 zeigt eine bevorzugte Ausführungsform des geschalteten Ladungs-Multiplizierer-Dividierers 100 gemäß der vorliegenden Erfindung. Der geschaltete Ladungs-Multiplizierer-Dividierer 100 schließt einen Sägezahnsignal-Generator 110, einen Ladezeit-Steuerschaltkreis 120, einen linearen Ladeschaltkreis 130, einen Abtast-Halte-Schaltkreis 140 und einen Impulsgenerator 200 ein. Der Sägezahnsignal-Generator 110 erzeugt ein Sägezahnsignal V_SAW, das eine feste Periode hat. Die maximale Spannung und die Anstiegsgeschwindigkeit des Sägezahnsignals V_SAW sind proportional zu dem Betrag des Divisor-Eingangssignals V_C. Das Sägezahnsignal V_SAW wird mit dem ersten Multiplizierer-Eingangssignal V_B verglichen, um ein Ladezeitsignal V_CT zu erzeugen. Das Ladezeitsignal V_CT bestimmt die programmierbare Ladezeit T₁ des Ladezeit-Steuerschaltkreises 120. Die programmierbare Ladezeit T₁ wird somit durch das Divisor-Eingangssignal V_C und das erste Multiplizierer-Eingangssignal V_B gesteuert. Der lineare Ladeschaltkreis 130 schließt einen Ladeschaltkreis ein, der von dem zweiten Multiplizierer-Eingangssignal I_A geladen wird. Die Ladezeit des linearen Ladeschaltkreises 130 wird bestimmt durch die programmierbare Ladezeit T₁. Der Abtast-Halte-Schaltkreis 140 tastet ein Endstufensignal V_C2 des linearen Ladeschaltkreises 130 ab und hält das Ausgangsspannungs-Signal V_M an dem Ausgangsanschluss des geschalteten Ladungs-Multiplizierer-Dividierers 100.
Der Impulsgenerator 200 erzeugt Steuersignale einschließlich eines Impulssignals PLS, eines Abtastsignals SMP und eines Freigabesignals CLR. Wie 8 zeigt, folgt das Abtastsignal SMP dem Impulssignal PLS nach einer Verzögerungszeit t_D1. Das Freigabesignal CLR folgt dem Abtastsignal SMP nach einer Verzögerungszeit t_D2.
6 zeigt den Impulsgenerator 200 gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung. Der Impulsgenerator 200 schließt eine Stromquelle 210, einen Schalter 211, einen Schalter 212 und eine Stromsenke 213 ein. Der Impulsgenerator 200 schließt ferner einen Kondensator 220, einen Hysterese-Komparator 221, ein NICHT-Gatter 222 und ein NICHT-Gatter 223 ein. Der Impulsgenerator 200 schließt ferner einen Komparator 230, ein NICHT-Gatter 231, ein NICHT-Gatter 232, ein NAND-Gatter 240, ein NAND-Gatter 241 und ein NICHT-Gatter 242 ein. Der impulsgenerator 200 schließt ferner ein NICHT-Gatter 250, ein NICHT-Gatter 251, ein NICHT-Gatter 252 und ein UND-Gatter 253 ein. Der Impulsgenerator 200 schließt ferner ein NICHT-Gatter 260, ein NICHT-Gatter 261, ein NICHT-Gatter 262, ein UND-Gatter 263 und ein NAND-Gatter 270 ein.
Ein Eingang der Stromquelle 210 ist mit einer Spannungsquelle V_DD verbunden. Der Schalter 211 ist zwischen einen Ausgang der Stromquelle 210 und einen Eingangsübergang geschaltet. Der Schalter 212 ist zwischen den Eingangsübergang und einen Eingang der Stromsenke 213 geschaltet. Ein Ausgang der Stromsenke 213 ist mit der Erdreferenz verbunden. Ein Eingang des Hysterese-Komparators 221 ist mit dem Eingangsübergang verbunden.
Der Kondensator 220 ist zwischen den Eingang des Hysterese-Komparators 221 und die Erdreferenz geschaltet. Ein Ausgang des Hysterese-Komparators 221 ist mit einem Eingang des NICHT-Gatters 222 verbunden. Ein Ausgang des NICHT-Gatters 222 ist mit einem Eingang des NICHT-Gatters 223 verbunden. Ein Spannungsanschluss V_R ist mit einem Ausgang des NICHT-Gatters 223 verbunden.
Ein positiver Eingang des Komparators 230 ist mit einem Ausgangsanschluss des Sägezahnsignal-Generators 110 für das Empfangen des Sägezahnsignals V_SAW verbunden. Ein negativer Eingang des Komparators 230 wird mit einer Referenzspannung V_REF gespeist. Ein Ausgang des Komparators 230 ist mit einem Eingang des NICHT-Gatters 231 verbunden. Ein Ausgang des NICHT-Gatters 231 ist mit einem Eingang des NICHT-Gatters 232 verbunden. Ein Ausgang des NICHT-Gatters 232 ist mit einem Spannungsanschluss V_S verbunden.
Ein erster Eingang des NAND-Gatters 240 ist mit dem Ausgang des NICHT-Gatters 223 verbunden. Ein zweiter Eingang des NAND-Gatters 240 ist mit einem Ausgang des NAND-Gatters 241 verbunden. Ein erster Eingang des NAND-Gatters 241 ist mit einem Ausgang des NAND-Gatters 240 verbunden. Ein zweiter Eingang eines NAND-Gatters 241 ist mit dem Ausgang des NICHT-Gatters 232 verbunden. Der Ausgang des NAND-Gatters 240 gibt ein Taktsignal CK₁ ab, das an einen Steueranschluss des Schalters 212 abgegeben wird. Das Taktsignal CK₁ wird ebenfalls über das NICHT-Gatter 242 an einen Steueranschluss des Schalters 211 abgegeben.
Ein Eingang des NICHT-Gatters 250 ist mit dem Ausgang des NAND-Gatters 240 für das Empfangen des Taktsignals CK₁ verbunden. Ein Eingang des NICHT-Gatters 251 ist mit einem Ausgang des NICHT-Gatters 250 verbunden. Ein Eingang des NICHT-Gatters 252 ist mit einem Ausgang des NICHT-Gatters 251 verbunden. Ein Ausgang des NICHT-Gatters 252 ist mit einem Eingang des UND-Gatters 253 verbunden. Ein invertierter Eingang des UND-Gatters 253 ist mit dem Ausgang des NAND-Gatters 240 verbunden. Das UND-Gatter 253 des Impulsgenerators 200 gibt das Abtastsignal SMP ab.
Ein Eingang des NICHT-Gatters 260 ist mit dem Spannungsanscluss V_R verbunden. Ein Eingang des NICHT-Gatters 261 ist mit einem Ausgang des NICHT-Gatters 260 verbunden. Ein Eingang des NICHT-Gatters 262 ist mit einem Ausgang des NICHT-Gatters 261 verbunden. Ein Ausgang des NICHT-Gatters 262 ist mit einem Eingang des UND-Gatters 263 verbunden. Ein invertierter Eingang des UND-Gatters 263 ist mit dem Spannungsanschluss V_R verbunden. Das AND-Gatter 263 des Impulsgenerators 200 gibt das Freigabesignal CLR ab.
Ein erster Eingang des NAND-Gatters 270 ist mit dem Ausgang des NAND-Gatters 240 verbunden. Ein zweiter Eingang des NAND-Gatters 270 ist mit dem Spannungsanschluss V_R verbunden. Der Ausgang des NAND-Gatters 270 des Impulsgenerators 200 gibt das Impulssignal PLS ab.
8 ist ein Steuerdiagramm, das die Wirkungsweise von internen Signalen und von dem Impulsgenerator 200 erzeugten Ausgangssignalen veranschaulicht. Die Wirkungsweise dieses Schaltkreises ist Fachleuten bekannt und aus diesem Grund ist eine detaillierte Beschreibung davon hier nicht enthalten.
Wenn der Impulsgenerator 200 das Impulssignal PLS erzeugt, dann gibt der Sägezahnsignal-Generator 110 ein Sägezahnsignal V_SAW als Reaktion auf das Divisor-Eingangssignal V_C ab. Nachdem das Impulssignal PLS niedrig geworden ist, vergleicht der Ladezeit-Steuerschaltkreis 120 das Sägezahnsignal V_SAW mit dem ersten Multiplizierer-Eingangssignal V_B, um ein Ladezeitsignal V_CT zu erzeugen. Die programmierbare Ladezeit T₁ des Ladezeitsignals V_CT ist proportional zu dem Betrag des ersten Multiplizierer-Eingangssignals V_B dividiert durch das Divisor-Eingangssignal V_C. Der lineare Ladeschaltkreis 130 lädt einen Kondensator 131 während der programmierbaren Ladezeit T₁ auf. Der Kondensator 131 wird von einem Strom geladen, dessen Amplitude proportional zu dem Betrag des zweiten Multiplizierer-Eingangssignals I_A ist. An diesem Punkt bestimmt die Ladung des Kondensators 131 den Betrag des Ausgangsspannungs-Signals V_M des geschalteten Ladungs-Multiplizierer-Dividierers 100. Wenn der Impulsgenerator 200 das Abtastsignal SMP abgibt, dann wird das Endstufensignal V_C2 des linearen Ladeschaltkreises 130 von dem Abtast-Halte-Schaltkreis 140 abgetastet, um das Ausgangsspannungssignal V_M des Multiplizierer-Dividierers 100 zu erzeugen. Die Verzögerungszeit t_D2 wird zwischen die fallende Flanke des Abtastsignals SMP und die steigende Flanke des Freigabesignals CLR geschaltet, um den geschalteten Ladungs-Multiplizierer-Dividierer 100 zurückzusetzen.
4 zeigt den Sägezahnsignal-Generator 110 gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung. Der Sägezahnsignal-Generator 110 schließt einen Schalter 111, ein NICHT-Gatter 112, einen Schalter 113, einen Kondensator 114, der eine Kapazität C₁ aufweist, sowie eine dynamische Stromsenke 115 ein. Ein Steueranschluss des Schalters 111 und ein Eingang des NICHT-Gatters 112 werden mit dem Impulssignal PLS des Impulsgenerators 200 gespeist. Ein Ausgang des NICHT-Gatters 112 ist mit einem Steueranschluss des Schalters 113 verbunden. Der Schalter 111 wird mit dem Divisor-Eingangssignal V_C gespeist und ist mit dem Ausgangsanschluss des Sägezahnsignal-Generators 110 verbunden. Der Kondensator 114 ist zwischen den Ausgangsanschluss des Sägezahnsignal-Generators 110 und die Erdreferenz geschaltet. Der Schalter 113 ist zwischen den Ausgangsanschluss des Sägezahnsignal-Generators 110 und einen Eingang der dynamischen Stromsenke 115 geschaltet. Ein Ausgang der dynamischen Stromsenke 115 ist mit der Erdreferenz verbunden. Ein modulierter Anschluss der dynamischen Stromsenke 115 wird mit dem Divisor-Eingangssignal V_C gespeist.
Wenn der Impulsgenerator 200 ein logisch hohes Impulssignal PLS abgibt, schließt sich der Schalter 111. Dies führt dazu, dass das Divisor-Eingangssignal V_C den Kondensator 114 lädt. Wenn das Impulssignal PLS niedrig wird, dann öffnet sich der Schalter 111 und der Schalter 113 schließt sich. An diesem Punkt beginnt der Kondensator 114, sich über die dynamische Stromsenke 115 zu entladen. Um sicherzustellen, dass die Entladezeit unabhängig von dem Divisor-Eingangssignal V_C ist, erzeugt die dynamische Stromsenke 115 einen Senkstrom I₁, der proportional zu dem Betrag des Divisor-Eingangssignals V_C ist. Aus diesem Grund sind die maximale Spannung und die Anstiegsgeschwindigkeit des Sägezahnsignals V_SAW proportional zu dem Betrag des Divisor-Eingangssignals V_C.
5 zeigt die dynamische Stromsenke 115 gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung. Die dynamische Stromsenke 115 erzeugt den Senkstrom I₁, der proportional zu dem Betrag des Divisor-Eingangssignals V_C ist. Dies wird verwendet, um die Entladezeit des Kondensators 114 zu regulieren, sodass die Periodenlänge des Sägezahnsignals V_SAW unabhängig von dem Betrag der Eingangssignale des geschalteten Ladungs-Multiplizierer-Dividierers 100 ist.
Die dynamische Stromsenke 115 schließt einen Operationsverstärker 116, einen Widerstand 117, der einen Widerstand R₁ aufweist, sowie einen MOSFET 118 ein. Ein positiver Anschluss des Operationsverstärkers 116, der auch der modulierte Anschluss der dynamischen Stromsenke 115 ist, wird mit dem Divisor-Eingangssignal V_C gespeist. Ein negativer Anschluss des Operationsverstärkers 116 ist mit einer Source des MOSFET 118 verbunden. Ein Drain des MOSFET 118, der auch der Eingang der dynamischen Stromsenke 115 ist, ist mit dem Ausgangsanschluss des in 4 gezeigten Schalters 113 verbunden. Ein erster Anschluss des Widerstands 117 ist mit der Source des MOSFET 118 verbunden. Ein zweiter Anschluss des Widerstands 117, der auch der Ausgang der dynamischen Stromsenke 115 ist, ist mit der Erdreferenz verbunden. Ein Ausgangsanschluss des Operationsverstärkers 116 ist mit einem Gate des MOSFET 118 verbunden. Die dynamische Stromsenke 115 erzeugt den Senkstrom I₁, der proportional zu dem Betrag des Divisor-Eingangssignals V_C ist, geteilt durch den Widerstand R₁ des Widerstands 117. Die Wirkungsweise dieses Schaltkreises ist Fachleuten bekannt und aus diesem Grund ist eine detaillierte Beschreibung davon hier nicht enthalten.
In Bezug auf 3 gibt der Ausgangsanschluss des Sägezahnsignal-Generators 110 das Sägezahnsignal V_SAW an den Ladezeit-Steuerschaltkreis 120 ab. Der Ladezeit-Steuerschaltkreis 120 schließt einen Komparator 121, ein UND-Gatter 122 und ein NICHT-Gatter 123 ein.
Ein negativer Anschluss des Komparators 121 ist mit dem Ausgangsanschluss des Sägezahnsignal-Generators 110 verbunden Das erste Multiplizierer-Eingangssignal V_B wird an einen positiven Anschluss des Komparators 121 abgegeben. Ein Ausgang des Komparators 121 ist mit einem ersten Eingangsanschluss des UND-Gatters 122 verbunden. Ein zweiter Eingangsanschluss des UND-Gatters 122 ist mit einem Ausgang des NICHT-Gatters 123 verbunden. Der Impulssignal-Generator 200 gibt das Impulssignal PLS an einen Eingang des NICHT-Gatters 123 ab. Ein Ausgang des UND-Gatters 122 erzeugt das Ladezeitsignal V_CT, um die programmierbare Ladezeit T₁ zu bestimmen.
Der Komparator 121 vergleicht das erste Multiplizierer-Eingangssignal V_B mit dem Sägezahnsignal V_SAW des Sägezahnsignal-Generators 110. Wenn das von dem Impulssignalgenerator 200 abgegebene Impulssignal PLS niedrig wird, dann gibt das UND-Gatter 122 ein Ladezeitsignal V_CT ab, in welchem die Einschaltdauer von dem Ladezeitsignal V_CT proportional zu dem Betrag des ersten Multiplizierer-Eingabesignals V_B ist.
Das Ladezeitsignal V_CT wird an den linearen Ladeschaltkreis 130 abgegeben. Der lineare Ladeschaltkreis 130 schließt einen Kondensator 131, der die Kapazität C₂ aufweist, einen Schalter 132, sowie einen Schalter 133 ein.
Ein Eingangsanschluss des linearen Ladeschaltkreises 130 wird mit dem zweiten Multiplizierer-Eingangssignal I_A des geschalteten Ladungs-Multiplizierer-Dividierers 100 gespeist. Der Schalter 132 ist zwischen den Eingangsanschluss des linearen Ladeschaltkreises 130 und einen Ausgangsanschluss des linearen Ladeschaltkreises 130 geschaltet. Ein Steueranschluss des Schalters 132 ist mit dem Ausgang des UND-Gatters 122 verbunden. Eine Einschaltzeit t₁₃₂ des Schalters 132 ist proportional zu dem Produkt des Widerstands R₁ des Widerstands 117, der Kapazität C₁ des Kondensators 114 und dem Betrag des ersten Multiplizierer-Eingangssignals V_B. Die Einschaltzeit t₁₃₂ des Schalters 132 ist umgekehrt proportional zu dem Betrag des Divisor-Eingangssignals V_C. Der Schalter 133 ist zwischen den Ausgangsanschluss des linearen Ladeschaltkreises 130 und die Erdreferenz geschaltet. Der Impulsgenerator 200 gibt das Freigabesignal CLR an einen Steueranschluss des Schalters 133 ab. Der Kondensator 131 ist zwischen den Ausgangsanschluss des linearen Ladeschaltkreises 130 und die Erdreferenz geschaltet.
Wenn der Schalter 132 durch das von dem UND-Gatter 122 abgegebene Ladezeitsignal V_CT geschlossen wird, dann gibt das zweite Multiplizierer-Eingangssignal I_A des geschalteten Ladungs-Multiplizierer-Dividierers 100 einen Strom ab, um den Kondensator 131 zu laden. Die Amplitude dieses Stroms ist proportional zu dem Betrag des zweiten Multiplizierer-Eingangssignals I_A. Wenn der Impulsgenerator 200 ein logisch hohes Freigabesignal CLR erzeugt, dann schließt sich der Schalter 133 und die in dem Kondensator 131 gespeicherte Ladung wird entladen.
Der Abtast-Halte-Schaltkreis 140 schließt einen Operationsverstärker 141, einen Schalter 142 und einen Kondensator 143 ein. Ein positiver Eingang des Operationsverstärkers 141 ist mit dem Ausgangsanschluss des linearen Ladeschaltkreises 130 verbunden. Ein negativer Eingang des Operationsverstärkers 141 ist mit einem Ausgang des Operationsverstärkers 141 verbunden. Der Schalter 142 ist zwischen den Ausgang des Operationsverstärkers 141 und den Ausgang des geschalteten Ladungs-Multiplizierer-Dividierers 100 geschaltet. Ein Steueranschluss des Schalters 142 wird durch das Abtastsignal SMP des Impulsgenerators 200 gesteuert. Der Kondensator 143 ist zwischen den Ausgang des geschalteten Ladungs-Multiplizierer-Dividierers 100 und die Erdreferenz geschaltet.
Der Operationsverstärker 141 ist ein Zwischenspeicher für die Ladung des Kondensators 131. Wenn ein logisch hohes Abtastsignal SMP von dem Impulsgenerator 200 aus den Schalter 142 schließt, dann ist die Spannung am Ausgang des Operationsverstärkers 141 gleich dem Potential des Kondensators 131. Die maximale Spannung des Kondensators 131 bestimmt das Ausgangsspannungssignal V_M am Ausgang des geschalteten Ladungs-Multiplizierer-Dividierers 100. Innerhalb eines konstanten Faktors ist der Betrag dieses Ausgangsspannungsignals V_M proportional zu dem Betrag des ersten Multiplizierer-Eingangssignals V_B multipliziert mit dem Betrag des zweiten Multiplizier-Eingangssignals I_A, geteilt durch den Betrag des Divisor-Eingangssignals V_C. Der Kondensator 143 ist als ein Halte-Kondensator eingebunden, um das Ausgangsspannungsignal V_M zu halten.
Fachleuten ist ersichtlich, dass verschiedene Modifikationen und Variationen am Aufbau der vorliegenden Erfindung vorgenommen werden können, ohne vom Schutzumfang oder Wesen der Erfindung abzuweichen. Im Hinblick auf das Voranstehende ist es beabsichtigt, dass die vorliegende Erfindung Modifikationen und Variationen dieser Erfindung abdeckt, vorausgesetzt, sie fallen in den Schutzumfang der folgenden Ansprüche oder ihrer Äquivalente.
ZUSAMMENFASSUNG
Der geschaltete Ladungs-Multiplizierer-Dividierer gemäß der vorliegenden Erfindung ist aus CMOS-Bauelementen aufgebaut. Die Kondensator-Ladungs-Theorie wird angewendet, um den Schaltkreis des geschalteten Ladungs-Multiplizierer-Dividierers zu implementieren. Der geschaltete Ladungs-Multiplizierer-Dividierer schließt einen Ausgangskondensator ein und steuert die Spannung über den Ausgangskondensator, so dass sie proportional zu dem Produkt des Ladestroms und des Ladezeit-Intervalls ist. Der geschaltete Ladungs-Multiplizierer-Dividierer ist ideal für eine Verwendung in der Leistungfaktorkorrektur (Power Factor Correction, PFC) von getakteten Netzteilen. Potenziell kann er auch in Schaltkreisen der automatischen Verstärkungsregelung (Automatic Gain Control, AGC) angewendet werden.

Claims

Ein Multiplizierer-Dividierer-Schaltkreis, der folgendes umfasst: einen ersten Multiplizierer-Eingangsanschluss für das Empfangen eines ersten Multiplizierer-Eingangssignals; einen zweiten Multiplizierer-Eingangsanschluss für das Empfangen eines zweiten Multiplizierer-Eingangssignals; einen Divisor-Eingangsanschluss für das Empfangen eines Divisor-Eingangssignals; einen Ausgangsspannungs-Anschluss für das Erzeugen eines Ausgangspannungs-Signals; einen Impulsgenerator für das Erzeugen eines Impulssignals, eines Abtastsignals und eines Freigabesignals; einen Sägezahnsignal-Generator für das Erzeugen eines Sägezahnsignals als Reaktion auf das Divisor-Eingangssignal, wobei die Periode des Sägezahnsignals festgelegt ist, und wobei eine maximale Spannung und eine Anstiegsgeschwindigkeit des Sägezahnsignals proportional zu dem Divisor-Eingangssignal sind; einen Ladezeit-Steuerschaltkreis für das Erzeugen eines Ladezeit-Signals um eine programmierbare Ladezeit zu erzeugen, wobei das Sägezahnsignal mit dem ersten Multiplizierer-Eingangssignal verglichen wird, um das Ladezeit-Signal zu erzeugen; einen linearen Ladeschaltkreis, der einen Ladeschaltkreis für das Erzeugen eines Endstufensignals aufweist; wobei eine Ladezeit des linearen Ladeschaltkreises von der programmierbaren Ladezeit bestimmt wird; und einen Abtast-Halte-Schaltkreis für das Abtasten des Endstufensignals und für das Erzeugen des Ausgangspannungs-Signals an dem Ausgangsspannungs-Anschluss des Multiplizierer-Dividierer-Schaltkreises.
Der Multiplizierer-Dividierer-Schaltkreis gemäß Anspruch 1, wobei der Betrag des Ausgangspannungs-Signals des Muliplizierer-Dividierer-Schaltkreises im Wesentlichen proportional zu dem Produkt des Betrags des ersten Multiplizierer-Eingangssignals und des Betrags des zweiten Multiplizierer-Eingangssignals ist.
Der Multiplizierer-Dividierer-Schaltkreis gemäß Anspruch 1, wobei der Betrag des Ausgangspannungs-Signals des Multiplizierer-Dividierer-Schaltkreises umgekehrt proportional zu dem Betrag des Divisor-Eingangssignals ist.
Der Multiplizierer-Dividierer-Schaltkreis gemäß Anspruch 1, wobei der Sägezahnsignal-Generator folgendes umfasst: einen ersten Sägezahn-Eingangsanschluss für das Empfangen des Impulssignals; einen zweiten Sägezahn-Eingangsanschluss für das Empfangen des Divisor-Eingangssignals; einen Sägezahn-Ausgangsanschluss für das Erzeugen des Sägezahnsignals; einen Sägezahn-Kondensator, der zwischen den Sägezahn-Ausgangsanschluss und die Erdreferenz geschaltet ist; eine Sägezahn-Stromsenke für das Entladen des Sägezahn-Kondensators, wobei die Sägezahn-Stromsenke einen Ausgang aufweist, der mit der Erdreferenz verbunden ist, und wobei die Sägezahn-Stromsenke einen modulierten Anschluss aufweist, der mit dem zweiten Sägezahn-Eingangsanschluss verbunden ist; einen Sägezahn-Inverter, der einen Eingang aufweist, der mit dem ersten Sägezahn-Eingangsanschluss verbunden ist; einen Sägezahn-Entladeschalter, der zwischen den Sägezahn-Ausgangsanschluss und einem Eingang der Sägezahn-Stromsenke geschaltet ist, wobei der Sägezahn-Entladeschalter einen Steueranschluss aufweist, der mit einem Ausgang des Sägezahn-Inverters verbunden ist; und einen Sägezahn-Ladeschalter, der zwischen den zweiten Sägezahn-Eingangsanschluss und den Sägezahn-Ausgangsanschluss geschaltet ist, wobei der Sägezahn-Ladeschalter einen Steueranschluss aufweist, der mit dem ersten Sägezahn-Eingangsanschluss verbunden ist.
Der Multiplizierer-Dividierer-Schaltkreis gemäß Anspruch 4, wobei die Sägezahn-Stromsenke folgendes umfasst: einen Sägezahn-Transistor für das Erzeugen eines Entladestroms; e inen Sägezahn-Verstärker, der einen Ausgangsanschluss für das Steuern des Sägezahn-Transistors aufweist, wobei der Sägezahn-Verstärker einen negativen Eingang aufweist, der mit einer Source des Sägezahn-Transistors verbunden ist, und wobei der Sägezahn-Verstärker einen positiven Eingang aufweist, der mit dem zweiten Sägezahn-Eingangsanschluss verbunden ist; und ein Sägezahn-Widerstand, der zwischen die Source des Sägezahn-Transistors und den Ausgang der Sägezahn-Stromsenke geschaltet ist.
Der Multiplizierer-Dividierer-Schaltkreis gemäß Anspruch 4, wobei die Entladezeit des Sägezahn-Kondensators konstant ist, während der Betrag des Divisor-Eingangssignals variiert.
Der Multiplizierer-Dividierer-Schaltkreis gemäß Anspruch 4, wobei der Spitzenwert des Sägezahnsignals proportional zu dem Betrag des Divisor-Eingangssignals ist.
Der Multiplizierer-Dividierer-Schaltkreis gemäß Anspruch 1, wobei der Ladezeit-Steuerschaltkreis folgendes umfasst: einen Ladezeit-Komparator, wobei der Ladezeit-Komparator einen positiven Eingang hat, der mit dem ersten Multiplizierer-Eingangsanschluss verbunden ist, und wobei der Ladezeit-Komparator einen negativen Eingang hat, der mit dem Sägezahnsignal gespeist wird; einen Impulsinverter für das Invertieren des Impulssignals; und ein UND-Gatter für das Erzeugen des Ladezeit-Signals, wobei das UND-Gatter einen ersten Eingang aufweist, der mit einem Ausgang des Ladezeit-Komparators verbunden ist, und wobei das UND-Gatter einen zweiten Eingang aufweist, der mit einem Ausgang des Impulsinverters verbunden ist.
Der Multiplizierer-Dividierer-Schaltkreis gemäß Anspruch 1, wobei die Periode der programmierbaren Ladezeit proportional zu dem Betrag des ersten Multiplizierer-Eingangssignals dividiert durch den Betrag des Divisor-Eingangssignal ist;
Der Multiplizierer-Dividierer-Schaltkreis gemäß Anspruch 1, wobei der linearer Ladeschaltkreis folgendes umfasst: einen Ladekondensator für das Erzeugen des Endstufensignals, wobei der Ladekondensator mit der Erdreferenz verbunden ist; einen Ladeschalter, der zwischen den zweiten Multiplizierer-Eingangsanschluss und den Ladekondensator geschaltet ist, wobei der Ladeschalter einen Steueranschluss hat, der mit dem Ladezeit-Signal gespeist wird; und einen Entladeschalter, der zwischen den Ladekondensator und die Erdreferenz geschaltet ist, um den Ladekondensator zu entladen, wobei der Entladeschalter einen Steueranschluss hat, der über das Freigabesignal gesteuert wird.
Der Multiplizierer-Dividierer-Schaltkreis gemäß Anspruch 1, wobei der Zustand des Multiplizierer-Dividierer-Schaltkreises als Reaktion auf das Freigabesignal und das Abtastsignal aktualisiert wird;
Der Multiplizierer-Dividierer-Schaltkreis gemäß Anspruch 1, wobei der Abstast-Halte-Schaltkreis folgendes umfasst: einen Abtast-Halte-Verstärker für das Zwischenspeichern des Endstufensignals, wobei der Abtast-Halte-Verstärker einen positiven Eingang aufweist, der mit dem ersten Endstufensignal gespeist wird, und wobei der Abtast-Halte-Verstärker einen negativen Eingang aufweist, der mit einem Ausgang des Abtast-Halte-Verstärkers verbunden ist; einen Abtast-Halte-Schalter für das Abtasten des Endstufensignals, wobei der Abtast-Halte-Schalter zwischen den Ausgang des Abtast-Halte-Verstärkers und den Ausgangsspannungs-Anschluss des Multiplizierer-Dividierer-Schaltkreises geschaltet ist, und wobei der Abtast-Halte-Schalter einen Steueranschluss aufweist, der mit dem Abtastsignal gespeist wird, und einen Abtast-Halte-Kondensator für das Halten des Ausgangssignals, wobei der Abtast-Halte-Kondensator zwischen den Ausgangsspannungs-Anschluss des Multiplizierer-Divididierer-Schaltkreises und die Erdreferenz geschaltet wird.
Der Multiplizierer-Dividierer-Schaltkreis gemäß Anspruch 1, wobei der Impulsgenerator folgendes umfasst: einen Impuls-Ausgangsanschluss für das Erzeugen des Impulssignals; einen Abtast-Ausgangsanschluss für das Erzeugen des Abtastsignals; einen Freigabe-Ausgangsanschluss für das Erzeugen des Freigabesignals; eine Impulsgenerator-Stromquelle, welche einen Eingang aufweist, der mit einer Spannungsquelle verbunden ist; eine Impulsgenerator-Stromsenke, welche einen Ausgang aufweist, der mit der Erdreferenz verbunden ist; einen Impulsgenerator-Übergang; einen ersten Impulsgenerator-Schalter, der zwischen einen Ausgang der Impulsgenerator-Stromquelle und den Impulsgenerator-Übergang geschaltet ist; einen zweiten Impulsgenerator-Schalter, der zwischen den Impulsgenerator-Übergang und einen Eingang der Impulsgenerator-Stromsenke geschaltet ist, und einen Steuerschaltkreis für das Steuern des ersten Impulsgenerator-Schalters und des zweiten Impulsgenerator-Schalters.
Der Multiplizierer-Dividierer-Schaltkreis gemäß Anspruch 13, wobei der Steuerschaltkreis folgendes umfasst: einen Hysterese-Komparator, wobei der Hysterese-Komparator einen Eingang aufweist, der mit dem Impulsgenerator-Übergang verbunden ist; einen Impulsgenerator-Kondensator, der zwischen den Eingang des Hysterese-Komparators und die Erdreferenz geschaltet ist; eine erste Anordnung von zwei NICHT-Gattern, die einen Eingang aufweisen, der mit dem einen Ausgang des Hysterese-Komparators verbunden ist; einen Impulsgenerator-Komparator, der einen positiven Eingang aufweist, der mit dem Sägezahn-Ausgangsanschluss des Sägezahnsignal-Generators verbunden ist, wobei der Impulsgenerator-Komparator einen negativen Eingang aufweist, der mit einem Referenzspannungsanschluss verbunden ist; eine zweite Anordnung von zwei NICHT-Gattern, die einen Eingang aufweisen, der mit einem Ausgang des Impulsgenerator-Komparators verbunden ist; einen Sperrschaltkreis, bestehend aus einem ersten NAND-Gatter und einem zweiten NAND-Gatter, wobei der Sperrschaltkreis einen ersten Eingang aufweist, der mit einem Ausgang der ersten Anordnung von zwei NICHT-Gattern verbunden ist, wobei der Sperrschaltkreis einen zweiten Eingang aufweist, der mit einem Ausgang der zweiten Anordnung von zwei NICHT-Gattern verbunden ist, und wobei der Sperrschaltkreis einen Ausgang aufweist, um ein Taktsignal an einen Steueranschluss des zweiten Impulsgenerator-Schalters zu liefern; und ein NICHT-Gatter, um ein invertiertes Taktsignal an einen Steueranschluss des ersten Impulsgenerator-Schalters zu liefern, wobei das NICHT-Gatter einen Eingang aufweist, der mit dem Ausgang des Sperrschaltkreises verbunden ist.
Der Multiplizierer-Dividierer-Schaltkreis gemäß Anspruch 13, wobei der Steuerschaltkreis ferner folgendes umfasst: eine dritte Anordnung von drei NICHT-Gattern, die einen Eingang aufweist, der mit dem Ausgang des Sperrschaltkreises verbunden ist; ein erstes Impulsgenerator-UND-Gatter, das einen Eingang aufweist, der mit einem Ausgang der dritten Anordnung von drei NICHT-Gattern verbunden ist, wobei das erste Impulsgenerator-UND-Gatter einen invertierten Eingang aufweist, der mit dem Ausgang des Sperrschaltkreises verbunden ist, und wobei das erste Impulsgenerator-UND-Gatter einen Ausgang aufweist, der mit dem Abtast-Ausgangsanschluss verbunden ist; eine vierte Anordnung von drei NICHT-Gattern, die einen Eingang aufweist, der mit dem Eingang des Sperrschaltkreises verbunden ist; ein zweites Impulsgenerator-UND-Gatter, das einen Eingang aufweist, der mit einem Ausgang der vierten Anordnung von drei NICHT-Gattern verbunden ist, wobei das zweite Impulsgenerator-UND-Gatter einen invertierten Eingang aufweist, der mit dem ersten Eingang des Sperrschaltkreises verbunden ist, und wobei das zweite Impulsgenerator-UND-Gatter einen Ausgang aufweist, der mit dem Freigabe-Ausgangsanschluss des Impulsgenerators verbunden ist, und ein drittes NAND-Gatter, das einen ersten Eingang aufweist, der mit dem Ausgang des Sperrschaltkreises verbunden ist, wobei das dritte NAND-Gatter einen zweiten Eingang hat, der mit dem ersten Eingang des Sperrschaltkreises verbunden ist und wobei das dritte NAND-Gatter einen Ausgang aufweist, der mit dem Impuls-Ausgangsanschluss des Impulsgenerators verbunden ist.
Der Mulitplizierer-Dividierer-Schaltkreis gemäß Anspruch 1, wobei das Abtastsignal als Reaktion auf das Impulssignal nach einer ersten Verzögerungszeit erzeugt wird, wobei das Freigabesignal als Reaktion auf das Abtastsignal nach einer zweiten Verzögerungszeit erzeugt wird.
Der Multiplizierer-Dividierer-Schaltkreis gemäß Anspruch 1, wobei der Multiplizierer-Dividierer-Schaltkreis aus CMOS-MOSFET – basierten Bauelementen aufgebaut ist.
Ein Verfahren einer Schaltkreisoperation in einem Multiplizierer-Dividierer-Schaltkreis, das folgendes umfasst: das Empfangen eines ersten Multiplizierer-Eingangssignals; das Empfangen eines zweiten Multiplizierer-Eingangssignals, das Empfangen eines Divisor-Eingangssignals; das Erzeugen eines Impulssignals; das Erzeugen eines Abtastsignals als Reaktion auf das Impulssignal nach einer ersten Verzögerungszeit; das Erzeugen eines Freigabesignals als Reaktion auf das Abtastsignal nach einer zweiten Verzögerungszeit; das Erzeugen eines Sägezahnsignals als Reaktion auf das Impulssignal, wobei der Spitzenwert des Sägezahnsignals proportional zu dem Betrag des Divisor-Eingangssignals ist, und wobei die Periode des Sägezahnsignals konstant ist; das Laden eines Kondensators für das Erzeugen eines Endstufensignals, wobei der Kondensator von einem Strom geladen wird, dessen Amplitude proportional zu dem Betrag des zweiten Multiplizierer-Eingangssignals ist; das Steuern einer Ladezeit des Kondensators, wobei die Ladezeit des Kondensators proportional zu dem Betrag des ersten Multiplizierer-Eingangssignals ist, wobei eine Ladezeit des Kondensators umgekehrt proportional zu dem Betrag des Divisor-Eingangssignals ist; das Entladen des Kondensators für das Aktualisieren des Zustandes des Multiplizierer-Dividierer-Schaltkreises; und das Abtasten und Halten des Endstufensignals, um ein Ausgangsspannungs-Signal zu erzeugen.
Das Verfahren einer Schaltkreisoperation in dem Multiplizierer-Dividierer-Schaltkreis gemäß Anspruch 18, wobei der Betrag des Ausgangsspannungs-Signals des Multiplizierer-Dividierer-Schaltkreises im Wesentlichen proportional zu dem Betrag des ersten Multiplizierer-Eingangssignals multipliziert mit dem Betrag des zweiten Multiplizierer-Eingangssignals ist.
Das Verfahren einer Schaltkreisoperation in dem Multiplizierer-Dividierer-Schaltkreis gemäß Anspruch 18, wobei der Betrag des Ausgangsspannungs-Signals des Multiplizierer-Dividierer-Schaltkreises umgekehrt proportional zu dem Betrag des Divisor-Eingangssignals ist.