JP2001045754A - 直流電源装置 - Google Patents

Abstract

(57)【要約】 【課題】 トランスのリセット不足を回避し、不安定動
作や破壊を防止する。 【解決手段】 直流の入力電圧Ｖｉｎが一定値より小さ
くなると、ＦＥＴ２４及びトランジスタ２６がオフし、
抵抗２８が抵抗２７から切り離された状態となる。これ
により、抵抗２７，２８及びコンデンサ２９のＣＲ時定
数が大きくなり、制御回路３０から出力される制御信号
Ｓ３０ｅによって動作するＦＥＴ１４のスイッチング周
期が大きくなる。このため、トランス１３のリセット不
足が回避され、不安定動作や破壊が防止される。従っ
て、入力電圧Ｖｉｎの定格動作時のＦＥＴ１４のオンデ
ューティを長めに設定しておくことが可能になり、高い
変換効率を得ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、直流の入力電圧を
スイッチング素子によって断続し、一定の直流出力電圧
を出力する直流電源装置に関するものである。

【０００２】

【従来の技術】図２は、従来のフォワード型直流電源装
置の一構成例を示す回路図である。このフォワード型直
流電源装置は、主として小出力電源として用いられ、ス
イッチング素子がオンすると直流の出力電圧を発生し、
該出力電圧の変動を検出してスイッチング素子のオンデ
ューティを制御し、一定の直流出力電圧を出力する装置
であり、直流の入力電圧Ｖｉｎを入力する入力端子１を
有している。入力端子１には、例えば、フェライト磁性
体で形成された変圧器（以下「トランス」という。）２
の１次巻線２ａのホット側（図中の黒丸印側）が接続さ
れている。１次巻線２ａのコールド側（図中の黒丸印の
ない側）には、方形波の制御信号Ｓ９によりオン、オフ
動作して該１次巻線２ａに流れる電流を断続するスイッ
チング素子（例えば、電界効果トランジスタ、以下「Ｆ
ＥＴ」という。）３のドレインが接続されている。ＦＥ
Ｔ３のソースは、グランドに接続されている。

【０００３】トランス２の２次巻線２ｂのコールド側に
は、整流用ダイオード４のカソードが接続され、さらに
該２次巻線２ｂのホット側に、整流用ダイオード５のカ
ソードが接続されている。２次巻線２ｂのホット側及び
ダイオード５のカソードには、平滑用チョークコイル６
の一端が接続され、該チョークコイル６の他端が、コン
デンサ７を介してダイオード４，５のアノード及びグラ
ンドに接続されると共に、該チョークコイル６の他端
が、出力端子８に接続され、該出力端子８から直流の出
力電圧Ｖｏｕｔが出力されるようになっている。出力端
子８及びＦＥＴ３のゲートには、制御回路９が接続され
ている。制御回路９は、ＦＥＴ３をオン、オフ動作させ
るための方形波の制御信号Ｓ９を生成する回路であり、
例えば、コントロールＩＣ（集積回路）等で構成されて
いる。制御回路９は、パルス幅制御方式により、出力電
圧Ｖｏｕｔが一定となるようにＦＥＴ３のオンデューテ
ィを制御し、一定の直流出力電圧Ｖｏｕｔを出力端子８
から出力するようになっている。

【０００４】次に、図２の直流電源装置において、例え
ば、入力電圧Ｖｉｎの最低電圧を３６Ｖ、定格電圧を４
８Ｖで使用する場合の動作を説明する。直流入力電圧Ｖ
ｉｎが入力端子１に与えられ、制御回路９が動作する
と、該制御回路９から出力される方形波の制御信号Ｓ９
によってＦＥＴ３がオン、オフ動作し、このＦＥＴ３の
オン、オフ動作の繰り返しによってトランス２の２次巻
線２ｂに方形波電圧が発生する。この方形波電圧は、ダ
イオード４，５で整流された後、チョークコイル６及び
コンデンサ７によって平滑され、出力端子８から直流の
出力電圧Ｖｏｕｔが出力される。出力端子８に接続され
る負荷によって出力電圧Ｖｏｕｔが変動すると、この出
力電圧Ｖｏｕｔが制御回路９に入力され、該制御回路９
のパルス幅制御により、該出力電圧Ｖｏｕｔが一定とな
るようにＦＥＴ３のオンデューティが制御される。これ
により、一定の直流出力電圧Ｖｏｕｔ（例えば、５Ｖ）
が出力端子８から出力される。

【０００５】図２のフォワード型直流電源装置では、ト
ランス２の１次巻線２ａに電圧が与えられて２次巻線２
ｂ側に電力を送り出している期間（これを「オン期間」
という。）に、該トランス２を形成するフェライト磁性
体に磁気エネルギーが蓄積され、１次巻線２ａに電圧が
与えられていない期間（これを「オフ期間」という。）
に、その磁気エネルギーを放出しないとフェライト磁性
体が飽和現象を起こし、その機能を失ってトランス２と
しての働きができなくなってしまう。このオン期間中に
蓄えられた磁気エネルギーを放出し、元の状態にするこ
とを「リセット」と称している。現在のフォワード型直
流電源装置の動作周波数は、数百ＫＨｚのスイッチング
が一般化されているため、トランス２のリセット方法と
して、自由共振リセット法が採用されることが多く、こ
の動作原理を図３を参照しつつ説明する。

【０００６】図３は、図２のフォワード型直流電源装置
の動作波形図である。自由共振リセット法では、図３の
実線で示すように、ＦＥＴ３のオン期間中に蓄えられた
磁気エネルギーが、オフ期間に、トランス２の１次巻線
２ａ及び２次巻線２ｂのコールド側がプラスとなる向き
の電圧として放出され、ＦＥＴ３のドレイン・ソース間
容量Ｃｄｓ並びにダイオード４のカソード・アノード間
容量Ｃｋａを充電する。トランス２の２次側の容量は、
１次側に換算して移行させることができるので、この換
算後の合計容量をＣｓとし、該トランス２の１次側のイ
ンダクタンスをＬｐとすれば、ＦＥＴ３のドレイン電圧
Ｖｄは、その容量ＣｓとインダクタンスＬｐによる直列
共振を起こす。即ち、ＦＥＴ３がオンからオフになった
直後に、該ＦＥＴ３のドレイン電圧Ｖｄは入力電圧Ｖｉ
ｎレベルに達し、そこから共振してサイン波状に増加
し、最大値（Ｖｐ＋Ｖｉｎ）になる。その後、容量Ｃｓ
の電荷は放電してトランス巻線から入力端子１側へ流
れ、該容量Ｃｓの電圧が減少し、＋Ｖｉｎになって共振
が終わる。

【０００７】この過程でドレイン電圧Ｖｄが最大値（Ｖ
ｐ＋Ｖｉｎ）になったときに理論的なトランス２のリセ
ットは終了するが、実際の直流電源装置では、ドレイン
電圧Ｖｄが最大値（Ｖｐ＋Ｖｉｎ）から＋Ｖｉｎに戻っ
たところまで達しないと、ＦＥＴ３のスイッチング周期
が長い場合と短い場合が交互に発生する不安定な動作に
入る危険性が高いため、容量Ｃｓの電圧が＋Ｖｉｎに戻
るところまで共振させてリセットが完了したと考えるの
が安全である。トランス２の変圧比をＮとすれば、ダイ
オード４のカソード・アノード間容量Ｃｋａは１次側に
換算すると、Ｃｋａ／Ｎ² となる。よって、ダイオード
４の容量を１次側に換算し、ＦＥＴ３のドレイン・ソー
ス間容量Ｃｄｓと合計した容量Ｃｓは、次式（１）のよ
うになる。 Ｃｓ＝Ｃｄｓ＋Ｃｋａ／Ｎ² ・・・（１） そのため、共振周波数Ｆは次式（２）で与えられ、一定
である。よって、共振周期の半分であるリセット期間
も、入力電圧Ｖｉｎの変動にかかわらず、一定である。 Ｆ＝１／（２π√Ｌｐ・Ｃｓ） ・・・（２）

【０００８】

【発明が解決しようとする課題】しかしながら、従来の
直流電源装置では、次のような課題があった。直流電源
装置を入力電圧Ｖｉｎの低いところ（例えば、３６Ｖ）
まで動作させるためにＦＥＴ３のオン期間（即ち、整流
期間）をデューティ５０％を超えて使用した場合、図３
の二点鎖線で示すように、転流期間よりもリセット期間
の方が長くなってしまい、容量Ｃｓの電荷が放電しきら
ないうちに、該ＦＥＴ３がオフからオンになってリセッ
トができなくなってしまう。こうなると、前述したよう
にＦＥＴ３のスイッチング動作が不安定になり、トラン
ス２が飽和して該ＦＥＴ３の破壊の恐れが生じる。この
現象を回避するために、使用最低電圧（例えば、３６
Ｖ）にて５０％以下のデューティに設定すると、定常電
圧（例えば、４８Ｖ）時におけるデューティが３０％付
近になってしまい、効率が悪くなるという課題があっ
た。本発明は、前記従来技術が持っていた課題を解決
し、スイッチング動作の安定性が良く、効率の高い直流
電源装置を提供することを目的とする。

【０００９】

【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明では、直流電源装置にお
いて、一端に直流の入力電圧が印加される１次巻線及び
該１次巻線に電磁結合される２次巻線を有するトランス
と、前記１次巻線の他端に直列に接続され、方形波の制
御信号によりオン、オフ動作して該１次巻線に流れる電
流を断続するスイッチング素子と、前記２次巻線に接続
され、該２次巻線に発生する方形波電圧を整流及び平滑
化して直流の出力電圧を出力する整流平滑回路と、前記
入力電圧が一定値より小さいときには第１の電位を出力
し、該入力電圧が一定値以上のときには第２の電位を出
力する入力電位検出手段と、抵抗Ｒ、コンデンサＣ、及
び前記第１と第２の電位の入力によってオン、オフ動作
する第１のスイッチ手段で構成され、該第１の電位を入
力したときには該第１のスイッチ手段の動作によってＣ
Ｒ時定数を大きくし、該第２の電位を入力したときには
該第１のスイッチ手段の動作によって該ＣＲ時定数を小
さくするＣＲ充放電回路と、前記ＣＲ充放電回路の出力
電位が一定電位まで上昇すると前記コンデンサＣの蓄積
電荷を放電して所定周期ののこぎり波を発生するのこぎ
り波発生手段と、前記のこぎり波と前記出力電圧とを比
較して該出力電圧が一定の値になるようにパルス幅を変
化させた前記制御信号を出力して前記スイッチング素子
に与えるパルス生成手段とを、備えている。

【００１０】このような構成を採用したことにより、直
流の入力電圧が印加されると、パルス生成手段で生成さ
れた制御信号によってスイッチング素子がオン、オフ動
作を繰り返し、トランスの２次巻線に方形波電圧が発生
する。この方形波電圧は、整流平滑回路によって整流及
び平滑化され、直流の出力電圧が出力される。ここで、
パルス生成手段により、出力電圧と、のこぎり波発生手
段で発生したのこぎり波とが比較され、制御信号のパル
ス幅が変化してスイッチング素子のオンデューティが変
化する。これにより、負荷が変化しても出力電圧が一定
の値になるようにパルス生成手段でパルス幅制御が行わ
れる。直流の入力電圧は常に一定とは限らず、変動す
る。この入力電圧の変動は入力電位検出手段で検出さ
れ、該入力電圧が一定値より小さくなったときには、該
入力電位検出手段から第１の電位が出力され、ＣＲ充放
電回路へ送られる。ＣＲ充放電回路では、第１の電位を
入力したときには、該ＣＲ充放電回路内の第１のスイッ
チ手段の動作によってＣＲ時定数を大きくする。ＣＲ時
定数が大きくなると、ＣＲ充放電回路の出力電位が一定
電位まで上昇するまでの時間が長くなり、のこぎり波発
生手段から発生するのこぎり波の周期が長くなる。この
ため、パルス生成手段から出力される制御信号のパルス
周期が大きくなり、スイッチング素子のスイッチング周
期も大きくなる。

【００１１】第２の発明では、第１の発明の直流電源装
置において、入力電位検出手段は、入力電位を分圧する
分圧抵抗と、前記分圧抵抗で分圧された分圧電位を入力
し、該分圧電位が一定値より小さいときには第１の低電
位を出力し、該分圧電位が一定値以上のときには第１の
高電位を出力する定電圧素子と、前記第１の低電位と前
記第１の高電位の入力によってオン、オフ動作し、該第
１の低電位を入力したときには第２の高電位を出力し、
該第１の高電位を入力したときには第２の低電位を出力
する第２のスイッチ手段とを、備えている。さらに、Ｃ
Ｒ充放電回路は、直列接続された第１の抵抗Ｒ１及びコ
ンデンサＣと、直列接続された第２の抵抗Ｒ２及び第１
のスイッチ手段とを有し、該第２の抵抗Ｒ２及び該第１
のスイッチ手段が該第１の抵抗Ｒ１に並列接続された構
成になっている。このような構成を採用したことによ
り、入力電位検出手段では、分圧抵抗によって入力電位
が分圧され、この分圧電位が一定値より小さいときに
は、定電圧素子から第１の低電位が出力され、この第１
の低電位によって第２のスイッチ手段から第２の高電位
が出力される。この第２の高電位により、例えば第１の
スイッチ手段がオフ状態になって第２の抵抗が第１の抵
抗から切り離され、ＣＲ充放電回路のＣＲ時定数が大き
くなる。

【００１２】

【発明の実施の形態】図１（ａ），（ｂ）は本発明の実
施形態を示す自由共振リセット法を採用したフォワード
型直流電源装置の一構成例を示す概略の回路図であり、
同図（ａ）は全体の回路図、及び同図（ｂ）はその中に
含まれる制御回路３０の回路図である。図１（ａ）に示
すフォワード型直流電源装置は、直流の入力電圧Ｖｉｎ
（例えば、最低電圧３６Ｖ、定格電圧４８Ｖ）を入力す
る入力端子１１、及び一定の補助電圧Ｖｓ（例えば、１
１Ｖ）を入力する入力端子１２を有している。入力端子
１１には、フェライト磁性体等で形成されたトランス１
３の１次巻線１３ａのホット側が接続されている。１次
巻線１３ａのコールド側は、方形波の制御信号Ｓ３０ｅ
によりオン、オフ動作して該１次巻線１３ａに流れる電
流を断続するスイッチング素子（例えば、Ｎチャネル型
ＦＥＴ）１４のドレインに接続され、このソースがグラ
ンドに接続されている。トランス１３の２次巻線１３ｂ
のコールド側は、整流用ダイオード１５のカソードに接
続され、さらに該２次巻線１３ｂのホット側が整流用ダ
イオード１６のカソードに接続され、これらのダイオー
ド１５，１６のアノードがグランドに接続されている。
２次巻線１３ｂのホット側及びダイオード１６のカソー
ドは、平滑用チョークコイル１７の一端に接続され、こ
のチョークコイル１７の他端が、平滑用コンデンサ１８
を介してグランドに接続されると共に、一定の直流出力
電圧Ｖｏｕｔ（例えば、５Ｖ）を出力する出力端子１９
に接続されている。

【００１３】入力端子１１には、抵抗値Ｒ２１の分圧抵
抗２１と抵抗値Ｒ２２の分圧抵抗２２とが直列に接続さ
れ、この分圧抵抗２２がグランドに接続されている。分
圧抵抗２１と２２の接続点には、定電圧Ｖｚ用の定電圧
素子（例えば、定電圧ダイオード）２３のカソードが接
続され、この定電圧ダイオード２３のアノードが、第２
のスイッチ手段（例えば、Ｎチャネル型ＦＥＴ）２４の
ゲートに接続されている。ＦＥＴ２４のドレインには抵
抗２５の一端が接続され、さらに該ＦＥＴ２４のソース
がグランドに接続されている。これらの分圧抵抗２１，
２２、定電圧ダイオード２３、ＦＥＴ２４、及び抵抗２
５によって、入力電位検出手段が構成されている。この
入力電位検出手段は、入力電圧Ｖｉｎが一定の電圧Ｖａ
（例えば、リセット可能な最低入力電圧３６Ｖに１Ｖ〜
２Ｖ程度のマージンを加えた電圧）より小さいときに、
第１の電位（例えば、“Ｈ”レベル）を出力し、該入力
電圧Ｖｉｎが電圧Ｖａ以上のときに、第２の電位（例え
ば、“Ｌ”レベル）を出力する機能を有している。

【００１４】抵抗２５の他端には、第１のスイッチ手段
（例えば、ＰＮＰ型トランジスタ）２６のベースが接続
されている。トランジスタ２６のエミッタには、第１の
抵抗（例えば、抵抗値Ｒ２７の抵抗）２７の一端が接続
され、さらに該トランジスタ２６のコレクタが、第２の
抵抗（例えば、抵抗値Ｒ２８の抵抗）２８の一端が接続
され、これらの抵抗２７，２８の他端が、コンデンサ２
９を介してグランドに接続されている。これらのトラン
ジスタ２６、抵抗２７，２８、及びコンデンサ２９によ
って、ＣＲ充放電回路が構成されている。このＣＲ充放
電回路は、トランジスタ２６のベースが“Ｈ”レベルの
ときに、該トランジスタ２６がオフ状態となってＣＲ時
定数が大きくなり、該トランジスタ２６のベースが
“Ｌ”レベルのときに、該トランジスタ２６がオン状態
となってＣＲ時定数が小さくなる回路であり、この回路
に制御回路３０が接続されている。

【００１５】制御回路３０は、パルス幅制御方式によっ
て出力電圧Ｖｏｕｔが一定となるようにＦＥＴ１４をオ
ン、オフ動作させるための方形波の制御信号Ｓ３０ｅを
出力する回路であり、例えば、コントロールＩＣ等で構
成されている。この制御回路３０は、入力端子１２に接
続され、補助電圧Ｖｓを入力するための端子３０ａと、
出力端子１９に接続され、出力電圧Ｖｏｕｔを入力する
ための端子３０ｂと、抵抗２７，２８及びコンデンサ２
９に接続されたタイマコンデンサ接続用の端子３０ｃ
と、トランジスタ２６のエミッタ及び抵抗２７に接続さ
れ、これらに対して補助電圧Ｖｓを与えるための端子３
０ｄと、トランジスタ１４のゲートに接続され、これら
に制御信号Ｓ３０ｅを出力するための端子３０ｅと、グ
ランドに接続された端子３０ｆとを有している。端子３
０ａは、端子３０ｄに接続されている。

【００１６】図１（ｂ）に示す制御回路３０は、端子３
０ｃにプラス側が接続された演算増幅器（以下「オペア
ンプ」という。）３１を有し、このオペアンプ３１のマ
イナス側が、補助電圧Ｖｓ入力用の端子３０ａに接続さ
れている。オペアンプ３１の出力端子は、抵抗３２を介
してスイッチ手段（例えば、ＮＰＮ型トランジスタ）３
３のベースに接続されている。トランジスタ３３のエミ
ッタは、グランド端子３０ｆに接続され、さらにこのト
ランジスタ３３のコレクタが、端子３０ｃ及びオペアン
プ３１のプラス側入力端子に接続されている。これらの
オペアンプ３１、抵抗３２、及びトランジスタ３３によ
って、のこぎり波発生手段が構成されている。こののこ
ぎり波発生手段は、端子３０ｃ上のＣＲ充放電回路の出
力電位が一定電位まで上昇すると、コンデンサ２９の蓄
積電荷を放電して所定周期ののこぎり波Ｓ３３を端子３
０ｃ上に発生する機能を有している。

【００１７】出力電圧Ｖｏｕｔ入力用の端子３０ｂに
は、直列接続された分圧抵抗３４，３５が接続され、さ
らにこの抵抗３５がグランド端子３０ｆに接続されてい
る。分圧抵抗３４と３５の接続点には、比較回路である
コンパレータ３６の一方の入力端子が接続され、このコ
ンパレータ３６の他方の入力端子が、端子３０ｃに接続
されている。コンパレータ３７の出力端子は、バッファ
３７を介して、制御信号Ｓ３０ｅ出力用の端子３０ｅが
接続されている。これらの分圧抵抗３４，３５、コンパ
レータ３６、及びバッファ３７によって、パルス生成手
段が構成されている。このパルス生成手段では、パルス
幅制御により、コンパレータ３６によってのこぎり波Ｓ
３３と出力電圧Ｖｏｕｔとを比較してパルス信号を生成
し、このパルス信号をバッファ３７で駆動して制御信号
Ｓ３０ｅを生成し、端子３０ｅから出力する機能を有し
ている。

【００１８】次に、本実施形態のフォワード型直流電源
装置の出力電圧変化時の動作（Ａ）と、入力電圧変化時
の動作（Ｂ）とを説明する。 （Ａ） 出力電圧変化時の動作 まず、入力電圧Ｖｉｎが入力端子１１に与えられ、補助
電圧Ｖｓが入力端子１２に与えられて制御回路３０が動
作し、この制御回路３０の端子３０ｅから方形波の制御
信号Ｓ３０ｅが出力されていると仮定する。制御信号Ｓ
３０ｅが“Ｈ”レベルと“Ｌ”レベルに変化することに
対応し、ＦＥＴ１４もオン、オフ動作を繰り返す。図３
の実線で示すように、ＦＥＴ１４がオンしたとき（整流
期間）は、トランス１３の２次巻線１３ｂのコールド側
に対して該２次巻線１３ｂのホット側がプラス電圧にな
るから、ダイオード１５が導通し、２次巻線１３ｂ→チ
ョークコイル１７→出力端子１９に接続された負荷→グ
ランド→ダイオード１５→２次巻線１３ｂのルートで電
流が流れる。一方、ＦＥＴ１４がオフしたとき（転流期
間）は、トランス１３の２次巻線１３ｂのホット側に対
して該２次巻線１３ｂのコールド側がプラス電圧になる
から、ダイオード１５がオフする。このとき、チョーク
コイル１７にエネルギーが蓄積された状態にある場合に
は、チョークコイル１７→負荷→グランド→ダイオード
１６→チョークコイル１７のルートで電流が流れる。こ
れらの作用によって、直流の出力電圧Ｖｏｕｔが出力端
子１９から出力される。

【００１９】入力端子１１に入力される入力電圧Ｖｉｎ
が、例えば一定電圧Ｖａ以上のときには、これが分圧抵
抗２１，２２で分圧され、定電圧ダイオード２３がオン
状態となって該定電圧ダイオード２３のアノードが
“Ｈ”レベルの電圧Ｖｚになる。これによってＦＥＴ２
４がオフし、該ＦＥＴ２４のドレイン側が“Ｈ”レベル
となってトランジスタ２６がオフする。トランジスタ２
６がオフすると、抵抗２８が抵抗２７から切り離された
状態となる。制御回路３０の端子３０ｄに補助電圧Ｖｓ
が与えられると、この補助電圧Ｖｓにより、抵抗２７を
介してコンデンサ２９が充電されていく。コンデンサ２
９に接続された端子３０ｃ上の電位が一定電位まで上昇
すると、オペアンプ３１の出力電位によってトランジス
タ３３がオンし、コンデンサ２９に蓄積された電荷がグ
ランド側に放電される。このような動作によって所定周
期ののこぎり波Ｓ３３が端子３０ｃ上に発生する。制御
回路３０の端子３０ｂに与えられた出力電圧Ｖｏｕｔ
は、分圧抵抗３４，３５で分圧され、この分圧電位との
こぎり波Ｓ３３とがコンパレータ３６で比較され、パル
ス信号が出力される。このパルス信号は、バッファ３７
で駆動され、方形波の制御信号Ｓ３０ｅが端子３０ｅか
ら出力される。この制御信号Ｓ３０ｅにより、ＦＥＴ１
４がオン、オフ動作し、該ＦＥＴ１４がオンのときにト
ランス１３の１次巻線１３ａに電流が流れ、該ＦＥＴ１
４がオフのときにその電流が遮断される。

【００２０】このようなＦＥＴ１４のオン、オフ動作に
よってトランス１３の２次巻線１３ｂに方形波電圧が発
生し、この方形波電圧がダイオード１５，１６で整流さ
れ、チョークコイル１７及びコンデンサ１８によって平
滑化され、直流の出力電圧Ｖｏｕｔが出力端子１９から
出力される。負荷の変動等によって出力電圧Ｖｏｕｔが
変化した場合、これが分圧抵抗３４，３５で分圧され、
この分圧電位が変動する。これにより、コンパレータ３
６から出力されるパルス信号のパルス幅が変化する。こ
のようなパルス幅制御により、出力電圧Ｖｏｕｔの変動
が抑制され、一定の出力電圧Ｖｏｕｔが出力端子１９か
ら出力されることになる。

【００２１】（Ｂ） 入力電圧変化時の動作 ＦＥＴ１４のオン期間中にトランス１３に蓄えられた磁
気エネルギーが、リセットによって放出して元の状態に
することが必要である。このようなリセットに要する時
間は、上述したように、トランス１３の１次側のインダ
クタンスＬｐ、ＦＥＴ１４のドレイン・ソース間容量Ｃ
ｄｓ、及びダイオード１５のカソード・アノード間容量
Ｃｋａによって決まるから、直流電源装置を設計した時
点でリセット可能な最低入力電圧が分かる。このため、
リセット可能な最低入力電圧に、例えば１Ｖ〜２Ｖ程度
のマージンを加えた一定電圧をＶａとし、入力電圧Ｖｉ
ｎが一定電圧Ｖａを下回る領域ではＦＥＴ１４のスイッ
チング周波数を下げ、スイッチング周期を大きくして強
制的に転流期間を長くしてリセット不足を回避すればよ
い。なお、出力電圧Ｖｏｕｔは、ＦＥＴ１４のデューテ
ィには依存するが、該ＦＥＴ１４のスイッチング周波数
には関係しない。

【００２２】ＦＥＴ１４のゲートスレッシホールド電圧
をＶｔｈとすれば、 Ｖｉｎ＞（１＋Ｒ２１／Ｒ２２）（Ｖｚ＋Ｖｔｈ） ・・・（３） 但し、Ｒ２１；抵抗２１の抵抗値 Ｒ２２；抵抗２２の抵抗値 Ｖｚ；定電圧ダイオード２３の電圧 となる領域では、定電圧ダイオード２３がオン状態とな
ってこの出力電位が“Ｈ”レベルのＶｚとなり、ＦＥＴ
２４がオンする。ＦＥＴ２４がオンすると、トランジス
タ２６のベースが“Ｌ”レベルになり、このトランジス
タ２６がオンし、抵抗２８が抵抗２７に並列接続された
状態となる。つまり、ＦＥＴ１４のスイッチング周期を
決める抵抗値は、抵抗２７と２８の並列値となる。

【００２３】これに対し、（３）式で定まるＶｉｎ以下
の入力電圧に対しては、定電圧ダイオード２３がオフし
てこの出力電位が“Ｌ”レベルとなり、ＦＥＴ２４がオ
フする。このため、ＦＥＴ２４のドレイン電圧が“Ｈ”
レベルとなり、トランジスタ２６がオフする。このよう
にＦＥＴ２４及びトランジスタ２６がオフのときには、
ＦＥＴ１４のスイッチング周波数を決める抵抗値は、抵
抗２８が抵抗２７から切り離された状態となるので、該
抵抗２７の抵抗値Ｒ２７のみとなる。ＦＥＴ１４のスイ
ッチング周期は、コンデンサ２９を充電する時間に比例
するので、該ＦＥＴ１４のスイッチング周期が大きくな
り、転流期間が長くなる。これにより、トランス１３の
リセット不足を回避することができる。

【００２４】このように、本実施形態の直流電源装置で
は、次のような効果がある。本実施形態では、入力電圧
Ｖｉｎが一定電圧Ｖａより小さくなると、ＦＥＴ２４が
オフし、このドレイン電流によってトランジスタ２６の
ベース電流を制御するようにしている。このため、入力
電圧Ｖｉｎが一定電圧Ｖａよりも小さくなったときに、
ＦＥＴ１４のスイッチング周期が大きくなり、トランス
１４のリセット不足を回避し、不安定動作や破壊を防止
することが可能になる。従って、定格動作時のＦＥＴ１
４のオンデューティを長めに設定しておくことが可能に
なり、高い効率を得ることができる。

【００２５】なお、本発明は上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｅ）のようなものがある。 （ａ） Ｎチャネル型ＦＥＴ１４は、Ｐチャネル型ＦＥ
Ｔやバイポーラトランジスタ等といった他のスイッチン
グ素子で構成してもよい。同様に、Ｎチャネル型ＦＥＴ
２４及びＰＮＰ型トランジスタ２６は、他のスイッチ手
段で構成してもよい。例えば、Ｎチャネル型ＦＥＴ２４
をＮＰＮ型トランジスタで構成し、ＰＮＰ型トランジス
タ２６をＰチャネル型ＦＥＴで構成することにより、上
記実施形態と同様の作用、効果が得られる。 （ｂ） ＣＲ充放電回路を構成する抵抗２８を、トラン
ジスタ２６のオン、オフ動作によって抵抗２７に対して
接続あるいは遮断するようにしているが、このＣＲ充放
電回路を他の回路構成に変更してもよい。例えば、トラ
ンジスタ２６及び抵抗２８を削除し、コンデンサ２９に
他のコンデンサを並列接続し、この他のコンデンサをト
ランジスタ２６に相当するスイッチ手段によって容量値
を変えることにより、ＣＲ時定数を変えるような構成に
しても、上記実施形態とほぼ同様の作用、効果が得られ
る。 （ｃ） 定電圧ダイオード２３及びＦＥＴ２４を用いて
入力電位検出手段を構成したが、この入力電位検出手段
を他の回路構成に変更してもよい。例えば、定電圧ダイ
オード２３及びＦＥＴ２４に代えて、コンパレータ等を
用いて入力電圧Ｖｉｎを検出するようにしてもよい。 （ｄ） 制御回路３０を構成する図１（ｂ）ののこぎり
波発生手段及びパルス生成手段は、図示以外のパルス幅
制御方式の回路等に変更してもよい。 （ｅ） 実施形態ではフォワード型直流電源装置につい
て説明したが、ＦＥＴ１４がオフ状態のときに出力電圧
Ｖｏｕｔを発生するようなフライバック型直流電源装置
についても本発明を適用できる。

【００２６】

【発明の効果】以上詳細に説明したように、第１及び第
２の発明によれば、入力電圧が一定値より小さくなった
ときにスイッチング素子のスイッチング周期を大きくす
るような構成にしたので、従来のようなトランスのリセ
ット不足を回避し、不安定動作や破壊を防止することが
可能となる。従って、定格動作時のスイッチング素子の
例えばオンデューティを長めに設定しておくことが可能
になり、高い変換効率を得ることができる。

【図面の簡単な説明】

【図１】本発明の実施形態を示すフォワード型直流電源
装置の一構成例を示す概略の回路図である。

【図２】従来のフォワード型直流電源装置の一構成例を
示す回路図である。

【図３】図２の動作波形図である。

【符号の説明】

１３ トランス １４，２４ ＦＥＴ １５，１６ 整流用ダイオード １７ 平滑用チョークコイル １８ 平滑用コンデンサ ２１，２２，３４，３５ 分圧抵抗 ２３ 定電圧ダイオード ２６，３３ トランジスタ ２７，２８ 抵抗 ２９ コンデンサ ３０ 制御回路 ３１ オペアンプ ３６ コンパレータ Ｖｉｎ 入力電圧 Ｖｏｕｔ 出力電圧

Claims (2)

【特許請求の範囲】
1. 【請求項１】 一端に直流の入力電圧が印加される１次
   巻線及び該１次巻線に電磁結合される２次巻線を有する
   変圧器と、 前記１次巻線の他端に直列に接続され、方形波の制御信
   号によりオン、オフ動作して該１次巻線に流れる電流を
   断続するスイッチング素子と、 前記２次巻線に接続され、該２次巻線に発生する方形波
   電圧を整流及び平滑化して直流の出力電圧を出力する整
   流平滑回路と、 前記入力電圧が一定値より小さいときには第１の電位を
   出力し、該入力電圧が一定値以上のときには第２の電位
   を出力する入力電位検出手段と、 抵抗Ｒ、コンデンサＣ、及び前記第１と第２の電位の入
   力によってオン、オフ動作する第１のスイッチ手段で構
   成され、該第１の電位を入力したときには該第１のスイ
   ッチ手段の動作によってＣＲ時定数を大きくし、該第２
   の電位を入力したときには該第１のスイッチ手段の動作
   によって該ＣＲ時定数を小さくするＣＲ充放電回路と、 前記ＣＲ充放電回路の出力電位が一定電位まで上昇する
   と前記コンデンサＣの蓄積電荷を放電して所定周期のの
   こぎり波を発生するのこぎり波発生手段と、 前記のこぎり波と前記出力電圧とを比較して該出力電圧
   が一定の値になるようにパルス幅を変化させた前記制御
   信号を出力して前記スイッチング素子に与えるパルス生
   成手段とを、備えたことを特徴とする直流電源装置。
2. 【請求項２】 入力電位検出手段は、 入力電位を分圧する分圧抵抗と、 前記分圧抵抗で分圧された分圧電位を入力し、該分圧電
   位が一定値より小さいときには第１の低電位を出力し、
   該分圧電位が一定値以上のときには第１の高電位を出力
   する定電圧素子と、 前記第１の低電位と前記第１の高電位の入力によってオ
   ン、オフ動作し、該第１の低電位を入力したときには第
   ２の高電位を出力し、該第１の高電位を入力したときに
   は第２の低電位を出力する第２のスイッチ手段とを備
   え、 ＣＲ充放電回路は、 直列接続された第１の抵抗Ｒ１及びコンデンサＣと、直
   列接続された第２の抵抗Ｒ２及び第１のスイッチ手段と
   を有し、該第２の抵抗Ｒ２及び該第１のスイッチ手段が
   該第１の抵抗Ｒ１に並列接続された構成になっているこ
   とを特徴とする請求項１記載の直流電源装置。