JP3000937B2 - スイッチング電源装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は疑似共振型スイッチング
電源装置に関する。

【０００２】

【従来の技術】スイッチング損失を低減させるための従
来の疑似共振型スイッチング電源装置は、図１及び図２
に示すように構成されている。図１において、例えば整
流回路と平滑回路とから成る直流電源１の一端と他端と
の間にはトランス２のインダクタンスを有する１次巻線
３とスイッチング素子としてのＦＥＴ４と電流検出手段
としての電流検出抵抗５との直列回路が接続されてい
る。ＦＥＴ４はソースがサブストレートに接続された絶
縁ゲート（ＭＯＳ）型電界効果トランジスタであって、
ドレイン・ソース間にダイオードを内蔵している。トラ
ンス２の２次巻線６に対して並列に出力整流ダイオード
７を介して出力平滑用コンデンサ８が接続されている。
２次巻線６の極性及び整流ダイオード７の極性は、ＦＥ
Ｔ４のオフ期間に整流ダイオード７が導通するように決
定されている。平滑用コンデンサ８に接続された直流出
力端子９、１０には負荷１１が接続されている。直流出
力端子９、１０間には出力電圧を定電圧制御するための
電圧制御信号形成回路１２が接続されている。この電圧
制御信号形成回路１２は、直流出力端子９、１０間に接
続された電圧検出抵抗１３、１４と、基準電圧源を構成
するための抵抗１５及びツエナーダイオード１６と、誤
差増幅器としてのトランジスタ１７とから成る。トラン
ジスタ１７のベースは電圧検出抵抗１３、１４の分圧点
に接続され、エミッタは基準電圧源としてのツエナーダ
イオード１６に接続されている。ツエナーダイオード１
６は抵抗１５を介して直流出力端子９、１０間に接続さ
れている。従って、トランジスタ１７のコレクタ電流は
検出電圧と基準電圧との差に対応して変化する。電圧制
御信号形成回路１２の出力を光信号に変換するために直
流出力端子９とトランジスタ１７のコレクタとの間に発
光素子として発光ダイオード１８が接続されている。

【０００３】トランス２の巻線電圧検出手段及び制御電
源を構成するためにトランス２には３次巻線１９が設け
られている。この３次巻線１９の一端には抵抗２０と整
流ダイオード２１から成る巻線電圧検出回路が接続され
ている。また、制御電源として３次巻線１９に並列に整
流ダイオード２２を介して平滑用コンデンサ２３が接続
されている。

【０００４】ＦＥＴ４をオン・オフ制御するための制御
パルス形成回路２４の正側電源ライン２５は制御電源と
してのコンデンサ２３の一端に接続されていると共に起
動抵抗２６を介して直流電源１の一端に接続され、グラ
ンド側ライン２７は直流電源１の他端及びコンデンサ２
３の他端に接続されている。制御パルス形成回路２４の
入力信号ライン２８には電流検出信号と巻線電圧検出信
号と定電圧制御信号との合成信号が入力する。この合成
信号を形成するために、電流検出抵抗５の一端が抵抗２
９を介して入力信号ライン２８に接続されていると共に
３次巻線１９の一端が抵抗２０とダイオード２１を介し
て入力信号ライン２８に接続され、更にコンデンサ２３
の一端と入力信号ライン２８との間にホトトランジスタ
３０が接続されている。ホトトランジスタ３０は発光ダ
イオード１８に光結合されている。なお、電流検出抵抗
５、３次巻線１９、及びホトトランジスタ３０の上述の
ような相互接続は、加算回路を構成されていることにな
る。制御パルス形成回路２４は入力信号ライン２８に応
答して制御パルスを形成し、出力ライン３１によってＦ
ＥＴ４のゲートに制御パルスを与える。

【０００５】ＦＥＴ４のターンオフ時に及びターンオン
時に疑似共振又は部分共振を生じさせるために、ＦＥＴ
４と電流検出抵抗５に対して並列に共振用コンデンサ３
２が接続されている。なお、個別コンデンサ３２の代り
に、ＦＥＴ４のドレイン・ソース間の浮遊容量（ストレ
ーキャパシタンス）を使用することができる。

【０００６】図２は詳しく示された制御パルス形成回路
２４を含むスイッチング電源装置の１次側のみを示す。
制御パルス形成回路２４は、基準電圧源３３と、パルス
制御用比較器３４と、のこぎり波発生用コンデンサ３５
と、放電用抵抗３６と、充電制御用トランジスタ３７、
ダイオード３８、基準電圧源３９及びベース抵抗４０
と、充電制御及びパルス制御手段としてのトランジスタ
４１と、制御パルス形成用比較器４２と、充電制御及び
帰還用の抵抗４３及びダイオード４４と、駆動回路４５
とから成る。比較器３４の一方の入力端子は入力信号ラ
イン２８に接続され、他方の入力端子は基準電圧源３３
に接続され、出力端子はトランジスタ４１のベースに接
続されている。のこぎり波発生用コンデンサ３５の一端
は充電制御用トランジスタ３７とダイオード３８を介し
て正側電源ライン２５に接続され、コンデンサ３５の他
端はグランドライン２７に接続されている。放電用抵抗
３６はコンデンサ３５に並列に接続されている。電圧源
３９は抵抗４０を介してトランジスタ３７のベースに接
続されている。充電制御及び出力パルス制御用トランジ
スタ４１のコレクタは比較器４２の出力端子に接続さ
れ、エミッタはグランドライン２７に接続されている。
制御パルス形成用コンパレータ４２の一方の入力端子
（正端子）は抵抗４０を介して電圧源３９に接続され、
他方の入力端子（負端子）はコンデンサ３５の一端に接
続され、出力端子は駆動回路４５を介してＦＥＴ３１の
ゲートに接続されている。帰還用抵抗４３及びダイオー
ド４４は比較器４２の一方の入力端子と出力端子との間
に接続されている。

【０００７】次に、図３及び図４の波形図を参照して図
１及び図２に示すスイッチング電源装置の動作を説明す
る。図３は図１及び図２の各部の状態を概略的に示す波
形図である。ｔ0 時点で図３（Ｂ）に示す制御パルスが
ＦＥＴ４に印加されると、ＦＥＴ４がオンになり、直流
電源１と１次巻線３とＦＥＴ４と電流検出抵抗５とから
成る閉回路に電流Ｉ1 が流れる。１次巻線３はインダク
タンスを有するので、電流Ｉ1 は図３（Ｃ）に示すよう
に傾斜を有し増大し、電流検出抵抗５から電流Ｉ1 の波
形に対応した電圧波形が得られる。３次巻線１９の極性
はＦＥＴ４のオン期間に下向きの電圧が発生するように
設定されているので、オン期間にはダイオード２１が非
導通状態となり、電流検出波形に対して加算する巻線電
圧はゼロである。ホトトランジスタ３０の抵抗値が短時
間一定であると仮定すれば、比較器３４の入力信号ライ
ン２８の電圧Ｖinが一定の傾きを有して図３（Ｆ）のｔ
0 〜ｔ1 区間に示すように徐々に増大する。なお、ＦＥ
Ｔ４のオン期間ｔ0 〜ｔ1 においては、トランジスタ３
７とダイオード３８が導通して充電回路が形成される。
この充電回路には特別に抵抗が接続されていないので、
コンデンサ３５は急速に充電され、例えば６．５Ｖにな
る。即ち、電圧源３９の電圧Ｖr を７．８Ｖとすれば、
これからトランジスタ３７のベース・エミッタ間電圧Ｖ
_BEとダイオード３８の順方向電圧Ｖf との和を差し引い
て約６．５Ｖとなる。オン期間ｔ0 〜ｔ1 における比較
器４２の両入力電圧Ｖ1 、Ｖ2 の差は約１．５Ｖである
ので、ノイズによる比較器４２の誤動作を十分に防ぐこ
とができる。しかる後、比較器３４の入力電圧Ｖinが基
準電圧源３３によって与えられる基準電圧Ｖth1 に達す
ると、比較器３４の出力が低レベルから高レベルに転換
し、トランジスタ４１がオンになる。トランジスタ４１
がオンになると、このコレクタ電圧即ち比較器４２の出
力の電圧が低レベルとなり、ダイオ−ド４４が導通し、
比較器４２の正入力端子の電圧Ｖ1 が図３（Ａ）に示す
ように６．５Ｖから３．５Ｖに低下して比較器４２の負
入力端子の電圧Ｖ2 よりも低くなるので、比較器４２の
出力電圧が図３（Ｂ）に示すようにｔ1 時点から低レベ
ルに保持され、ＦＥＴ４はオフに転換する。この結果、
ＦＥＴ４の電流Ｉ1 も図３（Ｃ）に示すようにゼロにな
る。トランジスタ４１がオンになり、比較器４２の出力
が低レベルの期間にはダイオード４４が導通しているの
で、比較器４２の正入力端子の電圧Ｖ1 は、 Ｖ1 ＝｛（Ｖr −Ｖf ）（Ｒ2 ）／（Ｒ2 ＋Ｒ3 ）＋Ｖ
f で決定され、約３．５Ｖ一定になる。なお、上記式にお
いてＶr は電圧源３９の電圧、Ｖf はダイオード３８、
４４の順方向電圧、Ｒ2 は抵抗４３の値、Ｒ3 は抵抗４
０の値である。トランジスタ４１がオンになり、電圧Ｖ
1 が３．５Ｖに低下すると、充電用トランジスタ３７及
びダイオード３８が非導通になり、のこぎり波発生用コ
ンデンサ３５の電荷は抵抗３６を介して放出される。
今、コンデンサ３５の容量をＣ1、抵抗３６の値をＲ1
とすればＣ1 Ｒ1 の放電時定数でコンデンサ３５が放電
し、コンデンサ３５の電圧即ち比較器４２の負端子の電
圧Ｖ2 が図３（Ａ）で点線で示すように５Ｖから約３．
５Ｖに低下する。コンデンサ３５の電圧Ｖ2 が図３
（Ａ）で点線で示す電圧Ｖ1 よりも少し低くなるとトラ
ンジスタ３９及びダイオード３８が導通し、コンデンサ
３５に充電電流が流れる。このため、コンデンサ３５の
充電と放電との両方が生じ、コンデンサ３５の電圧Ｖ2
は電圧Ｖ1 よりも僅かに低い値に保たれる。ｔ0 〜ｔ1
のＦＥＴ４のオン期間には、出力整流ダイオード７がオ
フであるので、トランス２に磁気エネルギーが蓄積され
る。ｔ1 でＦＥＴ４がオフに転換すると、トランス２の
蓄積エネルギーの放出が開始し、２次巻線６には上向き
の電圧が発生し、出力整流ダイオード７がオンになり、
平滑用コンデンサ８及び負荷１１に２次巻線６から電流
が流れる。ＦＥＴ４のオフ期間には３次巻線１９に２次
巻線６と同様に上向きの電圧が発生し、これが抵抗２０
とダイオード２１を介して比較器３４の入力電圧Ｖinと
なる。即ち図３（Ｅ）に示すようにｔ1 〜ｔ2区間の３
次巻線１９の電圧Ｖ19はｔ0 〜ｔ1 区間の電圧と逆の極
性を有し且つ基準電圧Ｖth1 よりも高い値を有して比較
器３４の入力となる。従って、オフ期間ｔ1 〜ｔ2 の比
較器３４の出力は高レベルとなり、トランジスタ４１の
コレクタ電圧即ち比較器４２の出力電圧は低レベルにな
り、またダイオ−ド４４が導通するために比較器４２の
正入力端子の電圧Ｖ1 は図３（Ａ）に示すように相対的
に低い３．５Ｖに保たれる。この結果、オフ期間ｔ1 〜
ｔ2 では比較器４２の出力が図３（Ｂ）に示すように低
レベルに保たれ、ＦＥＴ４のオフが維持される。

【０００８】トランス２の蓄積エネルギーの放出が終了
すると、１次、２次及び３次巻線３、６、１９が低下す
る。しかし、共振用コンデンサ３２を有するので、この
コンデンサ３２の容量と１次巻線３のインダクタンスと
による共振が生じ、共振用コンデンサ３２と１次巻線３
と電源１との閉回路で共振電流が流れる。この共振電流
はコンデンサ３２の放電電流であり、コンデンサ３２の
電圧及びＦＥＴ４のドレイン・ソース間電圧Ｖdsは図４
（Ａ）に示すようにほぼ正弦波（９０〜２７０度区間の
波形）で低下する。なお、図４のｔ0 よりも前のオフ期
間のＦＥＴ４のドレイン・ソ−ス間電圧Ｖdsは電源１の
電圧と１次巻線３の電圧の和である。１次巻線３に共振
電流が流れると、これに基づいて３次巻線１９に電圧が
誘起するので、３次巻線１９の電圧Ｖ19は図４のｔ0 時
点で直ちに逆極性の値まで変化せず、傾斜を有して低下
する。図４（Ｂ）に示すように基準電圧Ｖth1 をｔ1 時
点で横切り、比較器３４の出力が高レベルから低レベル
に転換し、トランジスタ４１のベース電流が低下及びト
ランジスタ４１のコレクタ電圧が高くなると、比較器４
２の出力が低レベルから高レベルに転換し、帰還ダイオ
−ド４４がオフになるために比較器４２の正入力端子の
電圧Ｖ1 が高レベルになり、比較器４２の高レベル出力
が保持され、図３（Ｂ）に示すようにゲート制御パルス
か発生する。なお、３次巻線１９の電圧Ｖ19及び入力信
号ライン２８の電圧が図４のｔ1 時点で基準電圧Ｖth1
を横切っても、比較器３４、トランジスタ４１、及び駆
動回路４５に内在している遅延によってｔ1 よりも時間
Ｔd だけ後のｔ2 でゲート・ソース間電圧Ｖgsが低レベ
ルから高レベルに転換する。この遅延時間Ｔd と図４の
ｔ0 〜ｔ1 時間の合計は、ドレイン・ソ−ス間電圧Ｖds
が共振よって低下を開始してゼロ又はほぼゼロになるま
での所用時間にほぼ一致している。なお、共振時にドレ
イン・ソ−ス間電圧Ｖdsは電源１の電圧を中心に振動す
る。ドレイン・ソース間電圧Ｖdsが共振によって低下を
開始してゼロ又はほぼゼロになるまでの所要時間にほぼ
一致している。ドレイン・ソース間電圧Ｖdsがゼロの時
にゲート・ソース間電圧Ｖgsが高レベルに転換させると
ゼロボルトスイッチによる損失低減を最大限に得ること
が可能になるが、ドレイン・ソース間電圧Ｖdsが低下を
開始した任意時点でＦＥＴ４をオンにしても、ドレイン
・ソース間電圧Ｖdsが低下した分だけスイッチング損失
を低減させることができる。なお、遅延時間Ｔd を得る
ために個別の遅延回路を比較器３４からＦＥＴ４のゲー
トまでの間に設けることもできる。また、比較器３４に
ヒステリシスを持たせ、このヒステリシス作用によって
比較器３４の出力の高レベルから低レベルへの転換時点
を図４のｔ1 よりも遅らせることができる。ＦＥＴ４の
ターンオフ時のゼロボルトスイッチングはコンデンサ３
２の充電によって生じる。即ち、ＦＥＴ４のターンオフ
時にこのドレイン・ソース間電圧Ｖdsが上昇するが、コ
ンデンサ３２がＦＥＴ４に並列に接続されているので、
コンデンサ３２が充電されてこの電圧及びドレイン・ソ
ース間電圧Ｖdsが徐々に高くなり、ゼロボルトスイッチ
ングが達成される。

【０００９】図３のｔ0 〜ｔ1 区間及びｔ2 〜ｔ3 区間
等で示すＦＥＴ４のオン期間においては、トランジスタ
４１のコレクタの電圧Ｖ1 は６．５Ｖになるので、充電
用トランジスタ３７のベース電流が増大し、のこぎり波
発生用コンデンサ３５が急速に充電され、この電圧Ｖ2
が約５Ｖになる。

【００１０】次に、定電圧制御を説明する。例えば出力
端子９、１０間の出力電圧Ｖout が所望値よりも高くな
ると、発光ダイオード１８の光出力のレベルが高くな
り、ホトトランジスタ３０の抵抗値が小さくなる。この
結果、比較器３４の入力信号ライン２８の電圧Ｖinが相
対的に高くなり、ＦＥＴ４がオンした時点から入力電圧
Ｖinが基準電圧Ｖth1 を横切る時点までの時間幅が短く
なり、結果、ＦＥＴ４の制御パルスの幅が狭くなり、出
力電圧Ｖout が所望値に戻される。出力電圧Ｖout が所
望値よりも低くなった時には上記と逆の動作になる。

【００１１】図１及び図２の従来のスイッチング電源装
置において負荷１１の短絡等が生じ、出力電圧Ｖout の
低下が生じると、図３のｔ4 よりも後に示す動作にな
る。即ち、出力電圧Ｖout が図３（Ｇ）のｔ4 以後に示
すように低下すると、平滑用コンデンサ８の電圧も当然
低下する。ＦＥＴ４のオフ期間には整流ダイオード７が
導通しているので平滑用コンデンサ８の電圧が２次巻線
６に印加されており、３次巻線１９の電圧Ｖ19は出力電
圧Ｖout に対応して変化し、図３（Ｅ）のｔ4 よりも後
に示すように正常時よりも低下する。また、オフ期間に
おけるドレイン・ソース間電圧Ｖdsも図３（Ｄ）のｔ4
時点よりも後に示すように低下する。この結果、図２の
抵抗２０及びダイオード２１を介して検出される３次巻
線Ｖ19が基準電圧Ｖth1 以下となり、ＦＥＴ４のオフ期
間の終了時点を比較器３４で決定することが不可能にな
り、オフ期間の終了時点はコンデンサ３５と抵抗３６の
放電時定数Ｃ1 、Ｒ1 に依存して決定される。即ち、図
３のｔ6 時点で比較器３４の出力が高レベルになり、ト
ランジスタ４１が導通状態となると、比較器４２の出力
が低レベルに転換し、ダイオード４４が導通する。この
結果、比較器４２の正入力端子の電圧Ｖ1 は図３（Ａ）
に示すようにｔ6 〜ｔ7 のオフ期間はほぼ３．５Ｖに保
たれる。オフ期間ｔ6 〜ｔ7 ではＶ2 ＞Ｖ1 であるの
で、トランジスタ３７は非導通であり、コンデンサ３５
の充電が停止している。この結果、ｔ6 〜ｔ7 ではコン
デンサ３５の放電によって電圧Ｖ1 が図３（Ａ）に示す
ように傾斜を有して低下し、ｔ7 で電圧Ｖ1 を横切り、
比較器４２の出力が高レベルに転換する。この結果、ｔ
7 からＦＥＴ４がオフになる。

【００１２】

【発明が解決しようとする課題】ところで、図１及び図
２に示す従来のスイッチング電源装置では、図３のｔ4
以後に示す負荷短絡等で出力電圧Ｖout が低下した時
は、巻線電圧Ｖ19に依存してオフ終了時点が決定され
ず、コンデンサ３５の電圧Ｖ2 によって決定される。コ
ンデンサ３５の電圧Ｖ2 は比較的小さい放電時定数Ｃ1
、Ｒ1 で低下するので、ＦＥＴ４のオン・オフ周波数
が例えば３００kHz のように高くなる。この結果、電流
Ｉ1 を検出してＦＥＴ４のオン時間幅を決定するための
比較器３４、４２、トランジスタ４１等の発振制御回路
に応答遅れが生じ、オン期間が伸びて過電流が流れ、Ｆ
ＥＴ４が破壊する恐れがあった。なお、コンデンサ３５
の放電時定数Ｃ1 、Ｒ1 は正常動作時に疑似共振の効果
を得るためにＦＥＴ４のオフ期間におけるトランス２の
蓄積エネルギーの放出期間よりも長くすることができな
かった。

【００１３】そこで、本発明の目的は、スイッチング素
子の破壊を防止することができるスイッチング電源装置
を提供することにある。

【００１４】

【課題を解決するための手段】上記目的を達成するため
の本発明は、直流電源の一端と他端との間に接続された
トランスの１次巻線とスイッチング素子との直列回路
と、前記スイッチング素子のオフの期間に導通する方向
性を有して前記トランスの２次巻線に接続された整流ダ
イオードと、前記整流ダイオードを介して前記２次巻線
に並列に接続された出力平滑用コンデンサと、前記スイ
ッチング素子に対して並列に接続された疑似共振用コン
デンサ又は浮遊容量と、前記スイッチング素子を通って
流れる電流を検出し、前記電流の値に対応する値を有す
る電流検出電圧を得るための電流検出手段と、前記トラ
ンスの前記１次巻線又は前記２次巻線又は３次巻線の電
圧を示す信号を得るための巻線電圧検出手段と、前記電
流検出手段から得られた前記電流検出電圧と前記巻線電
圧検出手段から得られた巻線電圧とを加算する加算回路
と、のこぎり波を発生させるためののこぎり波発生用コ
ンデンサと、直流電源と前記のこぎり波発生用コンデン
サとの間に接続された充電制御用トランジスタと、第１
の基準電圧を発生する第１の基準電圧源と、前記加算回
路から得られた加算電圧と前記第１の基準電圧との比較
出力を発生する第１の比較器と、前記第１の基準電圧よ
りも高い第２の基準電圧を発生する第２の基準電圧源
と、前記加算回路から得られた前記加算電圧と前記第２
の基準電圧とを比較する第２の比較器と、前記充電制御
用トランジスタのベ−スに第１の抵抗を介して接続され
た第３の基準電圧源と、前記スイッチング素子のオン期
間を示すパルスを形成するものであって、一方の入力端
子が前記充電制御用トランジスタのベ−スに接続され、
他方の入力端子が前記のこぎり波発生用コンデンサに接
続された第３の比較器と、前記第３の比較器の前記一方
の入力端子と出力端子との間に第２の抵抗を介して接続
されたダイオ−ドと、前記第３の比較器の出力端子とグ
ランドとの間に接続され且つ前記加算電圧が前記第１の
基準電圧よりも高いことを示す前記第１の比較器の出力
に応答して導通状態になり、前記加算電圧が前記第１の
基準電圧依りも低いことを示す前記第１の比較器の出力
に応答して非導通状態となる制御スイッチと、前記のこ
ぎり波発生用コンデンサを放電させるためのものであっ
て、前記加算電圧が前記第２の基準電圧よりも高いこと
を示す前記第２の比較器の出力に応答して第１の放電時
定数の回路を形成し、前記加算電圧が前記第２の基準電
圧よりも低いことを示す前記第２の比較器の出力に応答
して前記第１の放電時定数よりも大きい第２の放電時定
数の回路を形成するための放電回路とを備えていること
を特徴とするスイッチング電源装置に係わるものであ
る。また、請求項２に示すように第３の比較器に入力端
子を３個設け、この１つを第２の比較器の出力で制御す
ることができる。請求項２に示す発明の構成要件と図７
に示す実施例との対応関係を説明すると、第１、第２、
第３及び第４の抵抗は抵抗４０、５５、４３、５４であ
り、第１の論理ゲ−ト回路はＮＯＴ回路５１とＡＮＤゲ
−ト５２であり、第２の論理ゲ−ト回路は共用されてい
るＮＯＴ回路５１とＮＡＮＤゲ−ト５３であり、第３の
論理ゲ−ト回路はＮＯＴ回路５７とＡＮＤゲ−ト５８で
あり、第１及び第２の比較入力レベル切換用スイッチは
トランジスタ５０、６３であり、基準電圧制御用スイッ
チはトランジスタ５９である。なお、請求項３に示すよ
うにトランスに３次巻線を設け、この３次巻線を巻線電
圧の検出に使用すると共に、制御電源として使用するこ
と及び出力電圧制御手段を設けることが望ましい。

【００１５】

【発明の作用及び効果】各請求項の発明によれば、負荷
短絡等によってトランスの巻線電圧が低下した時に、ス
イッチング素子のオン・オフ周波数が低下する。これに
よりスイッチング素子の過電流による破壊を防ぐことが
できる。

【００１６】

【第１の実施例】次に、図５及び図６を参照して第１の
実施例に係わる疑似共振型スイッチング電源装置を説明
する。但し、図５において図１及び図２と実質的に同一
の部分には同一の符号を付してその説明を省略する。

【００１７】図５には本実施例に従う制御パルス形成回
路２４ａを含むスイッチング電源装置のトランス２の１
次側が示されている。このトランス２の２次側は図１の
それと同一に構成されている。図５のスイッチング電源
装置は制御パルス形成回路２４ａに新たに比較器４６、
基準電圧源４７、放電用抵抗４８を設けた他は図２の回
路と同一に構成されている。但し、図５の抵抗３６は図
２で同一符号で示す抵抗３６よりも大きな抵抗値を有す
る。また、図５の互いに並列に接続される２つの抵抗３
６と４８の合成抵抗値は図２の抵抗３６とほぼ同一の値
を有する。なお、図５の各部と各請求項の発明との対応
関係を示すと、比較器３４は第１の比較器、比較器４６
は第２の比較器、比較器４２は第３の比較器、基準電圧
源３３は第１の基準電圧源、基準電圧源４７は第２の基
準電圧源、抵抗３６、４８は放電回路、基準電圧源３９
は第３の基準電圧源、抵抗４０、４３は第１及び第２の
抵抗である。

【００１８】第２の比較器４６の正入力端子は第１の基
準電圧源３３の第１の基準電圧Ｖth1 よりも高い第２の
基準電圧Ｖth2 を発生する第２の基準電圧源４７に接続
され、この負入力端子は加算出力が得られるライン２８
に接続され、この出力端子は第２の放電用抵抗４８を介
してコンデンサ３５の一端に接続されている。

【００１９】図６は図５の各部の状態を図３と同様に示
すものである。図６のｔ4 よりも前の正常動作時の各部
の状態は図３におけるｔ4 よりも前の正常動作時の各部
の状態と同一である。正常動作時のオン期間ｔ0 〜ｔ1
における第２の比較器４６の負入力端子の電圧Ｖinは第
２の基準電圧Ｖth2 よりも低いので、第２の比較器４６
の出力は高レベルとなり、第２の放電用抵抗４８は実質
的に切り離された状態にある。オン期間ｔ1 〜ｔ2 で
は、図６（Ｆ）から明らかなように入力信号Ｖinが第２
の基準電圧Ｖth2 よりも高くなるので、第２の比較器４
６の出力がコンデンサ３５の電圧よりも低い電圧（グラ
ンド）となり、第２の放電用抵抗４８が第１の放電用抵
抗３６に並列に接続される。第１及び第２の放電用抵抗
３６、４８の抵抗値をＲa 、Ｒb とすれば、合成抵抗Ｒ
はＲa Ｒb ／（Ｒa ＋Ｒb ）となり、第１の放電用抵抗
３６の値Ｒa よりも小さくなる。従って、正常動作時の
オフ期間においてはコンデンサ３５の電圧Ｖ2 が図３と
同様に短い時定数で低下する。このため、コンデンサ３
５の電圧が疑似共振動作を妨害することはない。即ち、
正常動作時においてはコンデンサ３５の放電によってオ
フ期間の終了が決定されず、３次巻線１９の電圧Ｖ19の
低下によって決定される。

【００２０】図５の電源装置において負荷短絡が生じ、
出力電圧Ｖout が図６（Ｇ）のｔ4よりも後に示すよう
に低下すると、ライン２８の入力電圧Ｖinも低下し、第
２の基準電圧Ｖth2 を横切らなくなる。このため、負荷
短絡時には第２の比較器４６の出力が常に高レベルとな
り、第２の放電用抵抗４８が切り離された状態になる。
この結果、コンデンサ３５に対して比較的大きい抵抗値
Ｒa を有する第１の放電用抵抗３６のみが接続された状
態となり、放電時定数Ｃ1 、Ｒa が大きくなり、コンデ
ンサ３５の電圧Ｖ2 は図６（Ａ）に示すようにゆっくり
低下する。出力電圧Ｖout が低下している時には、トラ
ンス２の蓄積エネルギーの放出の終了に同期してオフ期
間は終了しないでコンデンサ３５の電圧Ｖ2 に依存して
決定される。このため、負荷短絡時におけるＦＥＴ４の
オン・オフ周波数が正常時よりも低い例えば２０kHz と
なり、且つオフ期間が長くなるため比較器３４による応
答遅れが少なく、ＦＥＴ４を過電流による破壊から防ぐ
ことができる。

【００２１】上述から明らかなように、本実施例によれ
ば、共振動作によるスイッチング損失の低減効果を確保
しつつ負荷短絡等による出力電圧低下時のＦＥＴ４の保
護を確実且つ容易に達成することができる。

【００２２】

【第２の実施例】次に、図７及び図８を参照して第２の
実施例のスイッチング電源装置を説明する。但し、図７
及び図８において図１、図２、図５及び図６と実質的に
同一の部分には同一の符号を付してその説明を省略す
る。第２の実施例のスイッチング電源装置は第１の実施
例の制御パルス形成回路２４ａを変形した制御パルス形
成回路２４ｂを有する他は第１の実施例と同様に構成さ
れている。従って、図７には制御パルス形成回路２４ｂ
のみが示されている。図７の制御パルス形成回路２４ｂ
は、図５からトランジスタ４１、第２の放電用抵抗４８
を省き、この代りに第１のトランジスタ５０、第１のＮ
ＯＴ回路（インバータ）５１、第１のＡＮＤゲート５
２、ＮＡＮＤゲート５３、抵抗５４、５５、第２及び第
３のＮＯＴ回路５６、５７、第２のＡＮＤゲート５８、
第２及び第３のトランジスタ５９、６３を付加し、且つ
第３の比較器４２ａを３つの入力端子６０、６１、６２
を有するものにした他は図５の制御パルス形成回路２４
ａと同一に構成されている。

【００２３】次に、変形された部分を詳しく説明する。
第１のＡＮＤゲート５２の一方の入力端子は第３の比較
器４２ａの出力端子に接続され、他方の入力端子は第１
のＮＯＴ回路５１を介して第１の比較器３４の出力端子
に接続されている。また、ＮＡＮＤゲート５３の一方の
入力端子は第１のＮＯＴ回路５１に接続され、この他方
の入力端子は第３の比較器４２ａの出力端子に接続さ
れ、この出力端子は第１のトランジスタ５０のベースに
接続されている。トランジスタ５０のエミッタはグラン
ドライン２７に接続され、コレクタは抵抗５４を介して
第３の比較器４２ａの正入力端子６０に接続されてい
る。第３の比較器４２ａは、正入力端子６０の他に第１
の負入力端子６１と第２の負入力端子６２とを有する。
正入力端子６０は抵抗５５を介して第３の基準電圧源３
９に接続され、第１の負入力端子６１は図５と同様にの
こぎり波発生用コンデンサ３５に接続されている。新た
に設けられた第２の負入力端子６２は第３のトランジス
タ６３を介してグランドライン２７に接続されている。
第３のトランジスタ６３のベースは第２のＮＯＴ回路５
６を介して第２の比較器４６の出力端子に接続されてい
る。

【００２４】第２の比較器４６の正入力端子の電圧を制
御するために第２の基準電圧源４７に並列に制御スイッ
チとして第２のトランジスタ５９が接続されている。こ
の第２のトランジスタ５９のベースは第２のＡＮＤゲー
ト５８に接続されている。第２のＡＮＤゲート５８の一
方の入力端子は第１の比較器３４の出力端子に接続さ
れ、他方の入力端子は第２のＮＯＴ回路５７を介して第
２の比較器４６の出力端子に接続されている。なお、図
７のライン２５、２７、２８、３１は、図２で同一符号
で示すものと同一であり、図２と同様に接続される。

【００２５】次に、図７の制御パルス形成回路２４ｂの
動作を図８を参照して説明する。図７における第１及び
第２の比較器３４、４６に対する入力電圧Ｖinと第１及
び第２の基準電圧Ｖth1 、Ｖth2 との関係は図８（Ｆ）
に示す通りであって、第１の実施例の図６（Ｆ）と同一
である。正常動作時のｔ0 〜ｔ1 区間では第１の比較器
３４の２つの入力がＶth1 ＞Ｖinの関係にあるから、こ
の出力は低レベルになり、ＮＯＴ回路５１の出力は高レ
ベルになり、第１のＡＮＤゲート５２を第３の比較器４
２ａの出力パルスが通過可能な状態が得られる。このｔ
0 〜ｔ1 区間においてＮＡＮＤゲート５３の両入力が高
レベルであるので、この出力は低レベルとなり、第１の
トランジスタ５０はオフに保たれており、第３の比較器
４２ａの正入力端子６０の電圧Ｖ1 は比較的高い例えば
６．５Ｖに保たれる。ｔ0 〜ｔ1区間において第２のＡ
ＮＤゲート５８の一方の入力端子に低レベル信号が第１
の比較器３４から与えられるので、第２のＡＮＤゲート
５８の出力は低レベルに保たれ、第２のトランジスタ５
９がオフに保たれる。従って、ｔ0 〜ｔ1 区間には第２
の基準電圧源４７から第２の基準電圧Ｖth2 が第２の比
較器４６に与えられている。ｔ0 〜ｔ1 区間において第
３の比較器４２ａの正入力端子６０の電圧Ｖ1 は図８
（Ａ）に示すように６．５Ｖに保たれている。また、の
こぎり波発生用コンデンサ３５の電圧即ち第３の比較器
４２ａの第１の負入力端子６１の電圧Ｖ2 は図８（Ａ）
に示すように５Ｖに保たれている。また、ｔ0 〜ｔ1 区
間には第２の比較器４６の入力がＶin＜Ｖth1 の関係に
あり、この出力は高レベルとなり、第３の比較器４２ａ
の第２の負入力端子６２の電圧Ｖ3 は図８（Ａ）に示す
ように５Ｖである。従って、ｔ0 〜ｔ1 区間では、第３
の比較器４２ａの第１及び第２の負入力端子６１、６２
の電圧Ｖ2 、Ｖ3 の両方が正入力端子６０の電圧Ｖ1 よ
りも低いので、第３の比較器４２ａの出力電圧は高レベ
ルであり、ＡＮＤゲート５２及び駆動回路４５を介して
ライン３１に得られる制御パルス即ちゲート・ソース間
電圧Ｖgsは図８（Ｂ）に示すように高レベルになる。Ｆ
ＥＴ４の電流Ｉ1 が図８（Ｃ）に示すように増大し、こ
の検出値を示す入力電圧Ｖinがｔ1 時点で第１の基準電
圧Ｖth1 に達すると、第１の比較器３４の出力が高レベ
ルに転換する。この結果、第１のＮＯＴ回路５１の出力
は低レベルになり、第１のＡＮＤゲート５２の出力及び
図８（Ｂ）のゲート・ソース間電圧Ｖgsが低レベルにな
り、ＦＥＴ４がオフに転換する。またｔ1 〜ｔ2 でＮＡ
ＮＤゲート５３の出力は高レベルになり、トランジスタ
５０がオンになるので、比較器４２ａの正入力端子６０
の電圧Ｖ1 はほぼ３．５ボルトに低下する。しかし、後
述から明らかなようにｔ1 〜ｔ2 期間では第２の負入力
端子６２の電圧Ｖ3 が正入力端子６０の電圧Ｖ1 （３．
５Ｖ）よりも低いほぼ０ボルトであるので、第３の比較
器４２ａの出力は高レベルに維持されたままになる。ｔ
1 〜ｔ2 期間に第３の比較器４２ａの出力が高レベルで
あってもＡＮＤゲート５２によって高レベル出力が阻止
され、ｔ1 〜ｔ2 区間のゲート・ソース間電圧Ｖgsは低
レベルとなり、ＦＥＴ４がオフになる。ＦＥＴ４がオフ
になると、３次巻線１９の電圧Ｖ19が図８（Ｅ）に示す
ように今迄と反対の極性になり、第１及び第２の比較器
３４、４６の入力電圧Ｖinも図８（Ｆ）に示すように第
１及び第２の基準電圧Ｖth1 、Ｖth2 よりも高くなる。
これにより、第１の比較器３４の高レベル出力が保持さ
れ、また第２の比較器４６の出力が低レベルに転換し、
第３の比較器４２ａの第２の負入力端子６２の電圧Ｖ3
が図８（Ａ）に示すように０Ｖになる。即ち、ｔ1 で第
２の比較器４６の出力が低レベルになると、第２のＮＯ
Ｔ回路５７の出力が高レベルになり、第２のＡＮＤゲー
ト５８の出力も高レベルになるため、トランジスタ５９
がオンし、第２の比較器４６の正入力端子はほぼ０Ｖに
なる。この結果、第２の比較器４６の低レベル出力がｔ
1 〜ｔ2 区間で保持され、第３のＮＯＴ回路５６の出力
が高レベルになり、トランジスタ６３がオンになり、第
３の比較器４２ａの第２の負入力端子６２の電圧Ｖ3 が
ｔ1 〜ｔ2 区間にゼロボルトに保たれる。これにより、
前述したようにＦＥＴ４のオフ期間であっても第３の比
較器４２ａの出力は高レベルになる。

【００２６】ｔ2 時点で図１に示したトランス２の蓄積
エネルギーの放出が終了すると、３次巻線１９の電圧Ｖ
19が図８（Ｅ）に示すように負になり、第１及び第２の
比較器３４、４６の入力電圧Ｖinは図８（Ｆ）に示すよ
うに第１及び第２の基準電圧Ｖth1 、Ｖth2 よりも低く
なる。この結果、第１の比較器３４の出力が低レベルに
なり、第１のＮＯＴ回路５１の出力が高レベルになり、
第１のＡＮＤゲート５２による制御パルスの阻止が解除
される。また、第３のＡＮＤゲート５８の出力が低レベ
ルになるためにトランジスタ５９がオフになり、第２の
比較器４６の正入力端子に第２の基準電圧Ｖth2 が印加
される。ｔ2 〜ｔ3 区間では入力電圧Ｖinが第２の基準
電圧Ｖth2 よりも低いので、第２の比較器４６の出力即
ち第３の比較器４２ａの第２の負入力端子６２の電圧Ｖ
3 は図８（Ａ）に示すように５Ｖになる。第３の比較器
４２ａの正入力端子６０の電圧Ｖ1 はｔ2 時点まで３．
５Ｖに保たれているが、ｔ2 時点でＮＡＮＤゲート５３
の両入力が高レベルとなるためにトランジスタ５０がオ
フになり、６．５Ｖに戻る。正入力端子６０の電圧Ｖ1
はｔ1 〜ｔ2 区間に引続きｔ2 〜ｔ3 区間でも６．５Ｖ
に保たれているので、この出力はｔ2 〜ｔ3 区間でも高
レベルであり、これが第１のＡＮＤゲート５２を介して
図８（Ｂ）に示すゲート・ソース間電圧ＶgsとしてＦＥ
Ｔ４に送られる。ｔ2 時点からＦＥＴ４の電流Ｉ1 が増
大し、ｔ3 時点で第１の基準電圧Ｖth1 よりも入力電圧
Ｖinが高くなると、ｔ0 〜ｔ1 区間と同一の動作の繰返
しが生じる。

【００２７】図８のｔ4 時点よりも後に示すように負荷
短絡等によって出力電圧Ｖout が低い場合には、図６の
ｔ4 よりも後と同様な動作が生じる。即ち、図８のｔ4
よりも後ではライン２８の電圧Ｖinが第２の比較器４６
の第２の基準電圧Ｖth2 よりも高くならないので、第２
の比較器４６の出力は常に高レベルであり、トランジス
タ５９及び６３はオフに保たれる。従って、第３の比較
器４２ａの第２の負入力端子６２の電圧Ｖ3 はほぼ５Ｖ
に保たれ、正入力端子６０の電圧Ｖ1 との比較に実質的
に無関係になる。従って、第３の比較器４２ａの出力は
正入力端子６０の電圧Ｖ1 と第１の負入力端子６１の電
圧Ｖ2 との比較に基づいて変化する。

【００２８】ｔ4 の直前のオン期間及びｔ5 〜ｔ6 のオ
ン期間の動作は正常時のｔ0 〜ｔ1、ｔ2 〜ｔ3 のオン
期間と実質的に同一である。ｔ4 で電圧Ｖinが第１の基
準電圧Ｖth1 に達し、第１の比較器３４の出力が高レベ
ルになると、ＮＯＴ回路５１の出力が低レベルになり、
第１のＡＮＤゲート５２の出力も低レベルになり、ＦＥ
Ｔ４はオフする。また、ｔ4 でＮＯＴ回路５１の出力が
低レベルになると、ＮＡＮＤゲート５３の出力が高レベ
ルになり、トランジスタ５０がオンになって、第３の比
較器４２ａの正入力端子６０の電圧Ｖ1 が３．５Ｖにな
る。従って、正入力端子６０の電圧Ｖ1 が第１及び第２
の負入力端子６１、６２の電圧Ｖ2 、Ｖ3 よりも低くな
り、第３の比較器４２ａの出力端子が低レベルになる。
これにより、ＦＥＴ４のオフが維持される。

【００２９】負荷短絡時には、図８のｔ4 〜ｔ5 に示す
ように巻線１９の電圧Ｖ19が低いので、ライン２８の電
圧Ｖinは図８（Ｆ）に示すようにｔ4 の直後に第１の基
準電圧Ｖth1 よりも低くなる。このため、第１の比較器
３４の出力がｔ4 の直後に低レベルになり、ＮＯＴ回路
５１の出力が高レベルになる。しかし、ＮＡＮＤゲート
５３には第３の比較器４２ａから低レベルの出力が入力
しているので、ＮＡＮＤゲート５３の出力は高レベルに
保たれ、正入力端子６０の電圧Ｖ1 は３．５Ｖに保た
れ、第３の比較器４２ａ及びＡＮＤゲート５２の出力の
転換が発生せず、ｔ4 〜ｔ5 区間のオフが保持される。

【００３０】オフ期間の終了は第３の比較器４２ａの第
１の負入力端子６１の電圧Ｖ2 によって決定される。即
ち、ｔ4 〜ｔ5 区間では第３の比較器４２ａの出力が低
レベルであるために、ダイオード４４が導通し、トラン
ジスタ３７がオフになり、のこぎり波発生用コンデンサ
３５の放電が抵抗３６を介して生じる。コンデンサ３５
の電圧即ち第１の負入力端子６１の電圧Ｖ2 は図８
（Ａ）に示すようにコンデンサ３５と抵抗３６で決まる
時定数で徐々に低下する。ｔ5 時点で電圧Ｖ2 が正入力
端子６０の電圧Ｖ1 よりも低くなると、第３の比較器４
２ａの出力が高レベルに転換し、ＡＮＤゲート５２の出
力も高レベルになり、ＦＥＴ４がオンする。その後のｔ
5 〜ｔ6 区間の動作は、図６のｔ5 〜ｔ6 区間の動作と
実質的に同一である。

【００３１】上述から明らかなように第２の実施例にお
いても負荷短絡時にＦＥＴ４のオン・オフの周期が長く
なり、第１の実施例と同様な作用効果が得られる。

【００３２】

【変形例】本発明は上述の実施例に限定されるものでな
く、例えば次の変形が可能なものである。 （１） ＦＥＴ４の代りにバイポーラトランジスタとダ
イオードの逆並列回路を接続することができる。 （２） トランス２の巻線電圧を３次巻線１９で検出し
ないで、１次巻線３又は２次巻線６に基づいて検出する
こともできる。 （３） 図５において第２の放電用抵抗４８をトランジ
スタを介して第１の放電用抵抗３６に並列接続し、この
トランジスタを第２の比較器４６の出力でオン・オフす
ることができる。

【図面の簡単な説明】

【図１】従来のスイッチング電源装置を示す回路図であ
る。

【図２】図１のトランスの１次側を詳しく示す回路図で
ある。

【図３】図１及び図２の各部の状態を示す波形図であ
る。

【図４】共振動作を概略的に説明するための図２の各部
の波形図である。

【図５】第１の実施例のスイッチング電源装置のトラン
スの１次側を示す回路図である。

【図６】図５の各部及び出力電圧を示す波形図である。

【図７】第２の実施例の制御パルス形成回路を示す回路
図である。

【図８】図７の各部の状態を示す波形図である。

【符号の説明】

４ ＦＥＴ ５ 電流検出抵抗 ２１ 巻線電圧検出用ダイオード ３４、４２、４６ 比較器 ３５ のこぎり波発生用コンデンサ ３６、４８ 放電用抵抗

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H02M 3/28 H02H 7/20 H02M 3/335 H03K 17/08

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 直流電源の一端と他端との間に接続され
   たトランスの１次巻線とスイッチング素子との直列回路
   と、 前記スイッチング素子のオフの期間に導通する方向性を
   有して前記トランスの２次巻線に接続された整流ダイオ
   ードと、 前記整流ダイオードを介して前記２次巻線に並列に接続
   された出力平滑用コンデンサと、 前記スイッチング素子に対して並列に接続された疑似共
   振用コンデンサ又は浮遊容量と、 前記スイッチング素子を通って流れる電流を検出し、前
   記電流の値に対応する値を有する電流検出電圧を得るた
   めの電流検出手段と、 前記トランスの前記１次巻線又は前記２次巻線又は３次
   巻線の電圧を示す信号を得るための巻線電圧検出手段
   と、 前記電流検出手段から得られた前記電流検出電圧と前記
   巻線電圧検出手段から得られた巻線電圧とを加算する加
   算回路と、 のこぎり波を発生させるためののこぎり波発生用コンデ
   ンサと、 直流電源と前記のこぎり波発生用コンデンサとの間に接
   続された充電制御用トランジスタと、 第１の基準電圧を発生する第１の基準電圧源と、 前記加算回路から得られた加算電圧と前記第１の基準電
   圧との比較出力を発生する第１の比較器と、 前記第１の基準電圧よりも高い第２の基準電圧を発生す
   る第２の基準電圧源と、 前記加算回路から得られた前記加算電圧と前記第２の基
   準電圧とを比較する第２の比較器と、 前記充電制御用トランジスタのベ−スに第１の抵抗を介
   して接続された第３の基準電圧源と、 前記スイッチング素子のオン期間を示すパルスを形成す
   るものであって、一方の入力端子が前記充電制御用トラ
   ンジスタのベ−スに接続され、他方の入力端子が前記の
   こぎり波発生用コンデンサに接続された第３の比較器
   と、 前記第３の比較器の前記一方の入力端子と出力端子との
   間に第２の抵抗を介して接続されたダイオ−ドと、 前記第３の比較器の出力端子とグランドとの間に接続さ
   れ且つ前記加算電圧が前記第１の基準電圧よりも高いこ
   とを示す前記第１の比較器の出力に応答して導通状態に
   なり、前記加算電圧が前記第１の基準電圧よりも低いこ
   とを示す前記第１の比較器の出力に応答して非導通状態
   となる制御スイッチと、 前記のこぎり波発生用コンデンサを放電させるためのも
   のであって、前記加算電圧が前記第２の基準電圧よりも
   高いことを示す前記第２の比較器の出力に応答して第１
   の放電時定数の回路を形成し、前記加算電圧が前記第２
   の基準電圧よりも低いことを示す前記第２の比較器の出
   力に応答して前記第１の放電時定数よりも大きい第２の
   放電時定数の回路を形成するための放電回路と、を備え
   ていることを特徴とするスイッチング電源装置。
2. 【請求項２】 直流電源の一端と他端との間に接続され
   たトランスの１次巻線とスイッチング素子との直列回路
   と、 前記スイッチング素子のオフの期間に導通する方向性を
   有して前記トランスの２次巻線に接続された整流ダイオ
   ードと、 前記整流ダイオードを介して前記２次巻線に並列に接続
   された出力平滑用コンデンサと、 前記スイッチング素子に対して並列に接続された疑似共
   振用コンデンサ又は浮遊容量と、 前記スイッチング素子を通って流れる電流を検出し、前
   記電流の値に対応する値を有する電流検出電圧を得るた
   めの電流検出手段と、 前記トランスの前記１次巻線又は前記２次巻線又は３次
   巻線の電圧を示す信号を得るための巻線電圧検出手段
   と、 前記電流検出手段から得られた前記電流検出電圧と前記
   巻線電圧検出手段から得られた巻線電圧とを加算する加
   算回路と、 のこぎり波を発生させるためののこぎり波発生用コンデ
   ンサと、 直流電源と前記のこぎり波発生用コンデンサとの間に接
   続された充電制御用トランジスタと、 第１の基準電圧を発生する第１の基準電圧源と、 前記加算回路から得られた加算電圧と前記第１の基準電
   圧との比較出力を発生する第１の比較器と、 前記第１の基準電圧よりも高い第２の基準電圧を発生す
   る第２の基準電圧源と、 前記加算回路から得られた前記加算電圧と前記第２の基
   準電圧とを比較する第２の比較器と、 前記充電制御用トランジスタのベ−スに第１の抵抗を介
   して接続された第３の基準電圧源と、 正入力端子と第１及び第２の負入力端子とを有し、前記
   正入力端子が第２の抵抗を介して前記第３の基準電圧源
   に接続され、前記第１の負入力端子が前記のこぎり波発
   生用コンデンサに接続された第３の比較器と、 前記充電制御用トランジスタのベ−スと前記第３の比較
   器の出力端子との間に第３の抵抗を介して接続されたダ
   イオ−ドと、 前記第３の比較器の前記正入力端子とグランドとの間に
   第４の抵抗を介して接続された第１の比較入力レベル切
   換用スイッチと、 前記のこぎり波発生用コンデンサに並列に接続された放
   電用抵抗と、 一方の入力端子が前記第３の比較器の出力端子に接続さ
   れ、他方の入力端子が前記第１の比較器の出力端子に接
   続され、前記第１の比較器の出力が低レベルであると同
   時に前記第３の比較器の出力が高レベルの時にのみ前記
   スイッチング素子をオン制御する信号を出力する第１の
   論理ゲ−ト回路と、 一方の入力端子が前記第１の比較器の出力端子に接続さ
   れ、他方の入力端子が前記第３の比較器の出力端子に接
   続され、前記第１の比較器の出力が低レベルであると同
   時に前記第３の比較器の出力が高レベルの時にのみ前記
   第１の比較入力レベル切換用スイッチをオフ制御する第
   ２の論理ゲ−ト回路と、 前記第２の基準電圧源に並列に接続された基準電圧制御
   用スイッチと、 前記第１の比較器の出力端子と前記第２比較器の出力端
   子とに接続され、前記第１の比較器の出力が高レベルで
   あると同時に前記第２の比較器が低レベルの時にのみ前
   記基準電圧制御用スイッチをオン制御する第３の論理ゲ
   −ト回路と、 前記第３の比較器の前記第２の負入力端子とグランドと
   の間に接続され、前記第２の比較器の低レベルの出力に
   応答してオンになる第２の比較入力レベル切換用スイッ
   チとを備えていることを特徴とするスイッチング電源装
   置。
3. 【請求項３】 前記トランスは３次巻線を有し前記３次
   巻線に制御電源用整流平滑回路に接続されており、 前記出力平滑用コンデンサの出力電圧を検出し、この検
   出電圧と基準電圧との差に対応する電圧制御信号を形成
   する回路が設けられており、 前記電圧制御信号に応答する発光素子が設けられてお
   り、 前記発光素子に光結合されたフォトトランジスタが前記
   制御電源用整流平滑回路と前記加算回路の出力端子との
   間に接続されており、 前記巻線電圧検出手段は前記スイッチング素子のオフ期
   間に前記３次巻線に得られる電圧によって導通する方向
   性を有して前記３次巻線に接続されたダイオードである
   ことを特徴とする請求項１又は２記載のスイッチング電
   源装置。