JP2002314351A - 電子回路装置及びこれを使用したスィチング回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 スイッチング増幅器の制御信号を形成するた
めに必要なインバータ回路が温度特性を有し、温度変化
が生じると遅れ時間が変化し、忠実度の高い増幅が困難
になった。 【解決手段】 ハーフブリッジ型増幅器を形成するため
の第１及び第２のスイッチＱ1 、Ｑ2 を設ける。第１及
び第２のスイッチＱ1 、Ｑ2 をオン・オフ制御するため
の指令信号を第１のインバータ回路８に入力させる。第
１のインバータ回路８の出力を第２のインバータ回路９
に入力させる。第１及び第２のインバータ回路８、９の
出力に基づいて第１のスイッチＱ1 を正相駆動する第１
の制御信号を形成し、且つ第２のスイッチＱ2 を逆相駆
動するための第２の制御信号を形成する。第１及び第２
のインバータ回路８、９を温度特性を補償するためにレ
ベルシフタ回路３０のＦＥＴ３４、３５のソ−スに負の
温度係数を有する抵抗３８ａ、３９ａを接続する。第１
及び第２のインバータ８、９の温度特性を補償する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばインバータ
回路即ちＮＯＴ回路を含む電子回路装置、及びこれを含
むスイッチングアンプ等のスイッチング回路装置に関す
る。

【０００２】

【従来の技術】家庭用ステレオのオーディオメインアン
プ、カーステレオ用のオーディオメインアンプ、ＴＶの
オーディオメインアンプ等にスイッチングアンプ即ちＤ
級アンプが使用されている。スイッチングアンプは、１
対のスイッチング素子から成るハーフブリッジ型出力段
増幅回路又は２対のスイッチング素子から成るブリッジ
型出力段増幅回路とこれ等のドライバー回路とから成
る。ドライバー回路には、アナログ信号をＰＷＭ変調
（パルス幅変調）した信号又はアナログ信号を１ビット
Ａ／Ｄ変換した信号から成る２値信号が入力する。ドラ
イバー回路は出力段の対のスイッチング素子の一方を２
値の入力信号と同相にオン・オフ制御し、他方を２値の
入力信号と逆相にオン・オフする。これにより、出力段
増幅回路からアナログ信号を得ることができる。

【０００３】

【発明が解決しようとする課題】ドライバー回路は、対
のスイッチング素子の制御信号を形成するために、入力
段に２つのインバータ回路（ＮＯＴ回路）を有し、更に
対のスイッチング素子の一方の制御信号のグランドに対
するレベルを高めるためのレベルシフタ回路を有する。
インバータ回路は、一般にＣ−ＭＯＳ回路であり、温度
が高くなるに従って遅れが大きくなる温度特性を有す
る。レベルシフタ回路も同様な温度特性を有する。この
ため、温度変化が生じると、２値の入力信号に忠実に出
力段のスイッチング素子をオン・オフすることができな
くなり、出力アナログ信号に波形歪みが生じた。この遅
れによる歪みを補正するために、ドライバー回路の２値
信号入力端子と出力段増幅回路との間に負帰還回路を設
け、歪みを補正するように２値の入力信号を負帰還制御
することがある。しかし、負帰還制御信号にも遅れがあ
るために過渡的に歪みの増大が生じることがあり、また
高周波化に限界があった。今、スイッチング増幅器につ
いて述べたが、インバータ回路又はレベルシフタ回路等
の電子回路を含む別の装置においても同様に信号遅れの
問題がある。

【０００４】そこで、本発明の第１の目的は、温度変化
による信号の遅れの変化を抑えることができる電子回路
装置を提供することにある。本発明の第２の目的は、忠
実性の高いスイッチング回路装置を提供することにあ
る。

【０００５】

【課題を解決するための手段】上記第１の目的を達成す
るための本発明は、２値の入力信号を受け入れるための
入力手段と、前記入力手段に接続された第1のインバ−
タ回路と、前記第1のインバ−タ回路の出力端子に接続
された第2のインバ−タ回路と、前記第1及び第2のイン
バ−タ回路の電源端子に接続された直流電圧を供給する
ための第１の電源手段と、前記第１及び第２のインバ−
タ回路に接続されたレベルシフタ回路と、を有し、前記
第1及び第2のインバ−タ回路は、温度の上昇と共に遅れ
が増大するような温度特性を有し、前記レベルシフタ回
路は、所定の直流電圧を供給するための第２の電源手段
と、グランド導体と、第１及び第２の主端子と制御端子
とを有している第１、第２、第３及び第４の半導体素子
と、第１及び第２の抵抗手段と、第１及び第２の出力導
体とを有し、前記第１の半導体素子の第１の主端子は前
記第３の半導体素子を介して前記第２の電源手段に接続
され、その第２の主端子は前記第１の抵抗手段を介して
前記グランド導体に接続され、その制御端子は前記第１
のインバ−タ回路に接続され、前記第２の半導体素子の
第１の主端子は前記第４の半導体素子を介して前記第２
の電源手段に接続され、その第２の主端子は前記第２の
抵抗手段を介して前記グランド導体に接続され、その制
御端子は前記第２のインバ−タ回路に接続され、前記第
３の半導体素子の制御端子は前記第２の半導体素子の第
１の主端子に接続され、前記第４の半導体素子の制御端
子は前記第１の半導体素子の第１の主端子に接続され、
前記第３の半導体素子は前記第２の半導体素子がオンの
時にオンになる極性を有し、前記第４の半導体素子は前
記第１の半導体素子がオンの時にオンになる極性を有
し、前記第１の出力導体は前記第１の半導体素子の第１
の主端子に接続され、前記第２の出力導体は前記第２の
半導体素子の第１の主端子に接続され、前記第２の抵抗
手段は温度の上昇と共に抵抗値が低下する又は低下する
ように制御される回路素子から成ることを特徴とする電
子回路装置に係わるものである。なお、請求項２に示す
ように第1の抵抗手段を負の温度計数を有する抵抗とす
ることができる。また、請求項3に示すように、第1の抵
抗手段を抵抗値調整用半導体素子とすることができる。
また、請求項４に示すように、第2の抵抗手段を第2の抵
抗値調整用半導体素子とし、この第2の抵抗値調整用半
導体素子の抵抗値を第1の抵抗値調整用半導体素子の抵
抗値よりも低くすることが望ましい。また、請求項5に
示すように、エッジ検出回路を設けることが望ましい。

【０００６】上記第２の目的を達成するための発明は、
第1及び第2の主直流電源の直列回路と、前記第1及び
第2の主直流電源の直列回路に対して並列に接続された
第1及び第2のスイッチの直列回路と、前記第1及び第2の
主直流電源の相互接続点と前記第1及び第2のスイッチの
相互接続点との間から出力を得るための出力手段と、前
記第1及び第2のスイッチのオン・オフを指令するための
2値のオン・オフ指令信号を受け入れるための入力手段
と、前記入力手段と前記第1及び第2のスイッチの制御端
子との間に接続され、前記オン・オフ指令信号に同期し
て第1のスイッチをオン・オフ制御する第1の制御信号を
形成し、且つ前記第１の制御信号と逆位相状態に前記第
2のスイッチをオン・オフ制御する第2の制御信号を形成
する制御手段とを備えたスイッチング回路装置であっ
て、前記制御手段は、直流電圧を供給するための第１及
び第2の制御用電源手段と、前記入力手段に接続された
第1のインバ−タ回路と、前記第1のインバ−タ回路の出
力端子に接続された第2のインバ−タ回路と、前記第１
及び第２のインバ−タ回路に接続されたレベルシフタ回
路及び遅延回路と、前記レベルシフタ回路に接続された
第1のフリップフロップと、前記遅延回路に接続された
第2のフリップフロップ回路と、第1及び第2の駆動回路
とを有し、前記第1及び第2のインバ−タ回路は、温度の
上昇と共に遅れが増大するような温度特性を有し、且つ
前記第1の制御用電源手段に接続され、前記レベルシフ
タ回路は、第１及び第２の主端子と制御端子とを有して
いる第１、第２、第３及び第４の半導体素子と、第１及
び第２の抵抗手段とを有し、前記第１の半導体素子の第
１の主端子は前記第３の半導体素子を介して前記第2の
制御用電源手段に接続され、その第２の主端子は前記第
１の抵抗手段を介して前記グランド導体に接続され、そ
の制御端子は前記第１のインバ−タ回路に接続され、前
記第２の半導体素子の第１の主端子は前記第４の半導体
素子を介して前記第2の制御用電源手段に接続され、そ
の第２の主端子は前記第２の抵抗手段を介して前記グラ
ンド導体に接続され、その制御端子は前記第２のインバ
−タ回路に接続され、前記第３の半導体素子の制御端子
は前記第２の半導体素子の第１の主端子に接続され、前
記第４の半導体素子の制御端子は前記第１の半導体素子
の第１の主端子に接続され、前記第３の半導体素子は前
記第２の半導体素子がオンの時にオンになる極性を有
し、前記第４の半導体素子は前記第１の半導体素子がオ
ンの時にオンになる極性を有し、前記第２の抵抗手段
は、温度の上昇と共に抵抗値が低下する又は低下するよ
うに制御される回路素子から成り、前記第1のフリップ
フロップのセット端子は前記第1の半導体素子の第1の主
端子に接続され、前記第1のフリップフロップのリセッ
ト端子は、前記第2の半導体素子の第1の主端子に接続さ
れ、前記第1のフリップフロップの出力端子は、前記第1
の駆動回路を介して前記第1のスイッチの制御端子に接
続され、前記遅延回路は、第1及び第2の主端子とを有し
ている第5、第6、第7及び第8の半導体素子と、第3及び
第4の抵抗手段とを有し、前記第5の半導体素子の第1の
主端子は前記第7の半導体素子を介して前記第1の制御用
電源手段に接続され、その第2の主端子は前記第3の抵抗
手段を介して前記グランド導体に接続され、その制御端
子は前記第１のインバ−タ回路に接続され、前記第６の
半導体素子の第１の主端子は前記第８の半導体素子を介
して前記第１の制御用電源手段に接続され、その第２の
主端子は前記第４の抵抗手段を介して前記グランド導体
に接続され、その制御端子は前記第２のインバ−タ回路
に接続され、前記第７の半導体素子の制御端子は前記第
６の半導体素子の第１の主端子に接続され、前記第８半
導体素子の制御端子は前記第５半導体素子の第１の主端
子に接続され、前記第７の半導体素子は前記第６の半導
体素子がオンの時にオンになる極性を有し、前記第８の
半導体素子は前記第５の半導体素子がオンの時にオンに
なる極性を有し、前記第４の抵抗手段は、温度の上昇と
共に抵抗値が低下する又は低下するように制御される回
路素子から成り、前記第２のフリップフロップのセット
端子は前記第６の半導体素子の第1の主端子に接続さ
れ、前記第２のフリップフロップのリセット端子は、前
記第５の半導体素子の第1の主端子に接続され、前記第
２のフリップフロップの出力端子は、前記第２の駆動回
路を介して前記第２のスイッチの制御端子に接続されて
いることを特徴とするスイッチ回路装置に係わるもので
ある。また、請求項７に示すように、単一の主電源を有
するハーフブリッジ型スイッチング回路装置にも本発明
を適用することができる。また、請求項８に示すよう
に、ブリッジ型スイッチング回路装置にも本発明を適用
することができる。また、請求項9に示すように、第1及
び第3の抵抗手段も温度によって抵抗値が変化する又は
制御されるものであることが望ましい。また、請求項１
０に示すように、インバ−タ回路の電源端子に温度特性
を有する電圧制御回路を接続することができる。

【０００７】

【発明の効果】各請求項の発明によれば、レベルシフタ
回路の第1の抵抗手段の抵抗値が温度の上昇に伴なって
低くなる。この結果、２値信号の立上りが速くなり、第
1のインバ−タ回路の遅れを補償することができる。ま
た、請求項６〜８の発明によれば、第１及び第２のスイ
ッチ、又は第１〜第４のスイッチのオン・オフの時間幅
の温度変化による変化が少なくなり、入力信号に対して
高い忠実度を有するように出力段のスイッチをオン・オ
フさせることができる。また、請求項１０の発明によれ
ば、抵抗手段と電圧制御回路との両方によって遅れを良
好に補償することができる。

【０００８】

【第１の実施形態】次に、図１〜図８を参照して第１の
実施形態のオーディオシステムにおけるスイッチング増
幅器を構成するスイッチング回路装置を説明する。

【０００９】図１は、オン・オフ指令信号発生手段１
と、ここから供給されたディジタル形式又はＰＷＭ変調
形式の２値信号に対応するアナログ出力を得るためのス
イッチング回路装置即ちスイッチング増幅器とを示す。

【００１０】オン・オフ指令信号発生手段１は、この入
力端子１ａに供給される図５（Ａ）に示すようなアナロ
グ信号を例えばＰＷＭ変調（パルス幅変調）して図５
（Ｂ）に示す高レベルと低レベルとの２つの状態を有す
る２値信号即ちディジタル信号又はＰＷＭ信号を形成す
るものである。この実施形態のオン・オフ指令信号発生
手段１は、アナログ信号の振幅の変化に対応してパルス
幅が変化しているパルス列から成るパルス幅変調信号
（ＰＷＭ信号）を出力する。なお、オン・オフ指令信号
発生手段１を、周知の１ビットＡ／Ｄ変換器とするこ
と、又はアナログ情報に対応するディジタル信号又はＰ
ＷＭ信号の受信機とすること、又はディジタル信号又は
ＰＷＭ信号が記録された記録媒体を再生する再生機とす
ることができる。

【００１１】スイッチング増幅器は、ハーフブリッジ型
電力増幅回路を構成するための第１及び第２のスイッチ
Ｑ1 、Ｑ2 と、第１及び第２の主電源Ｅ1 、Ｅ2 と、第
１及び第２のスイッチＱ1 、Ｑ2 の駆動回路即ちスイッ
チ制御回路２と、制御用電源３と、対の出力端子４、５
と、フィルタ６とから成る。

【００１２】ハーフブリッジ型電力増幅回路を形成する
ための絶縁ゲート型電界効果トランジスタから成る第１
及び第２のスイッチＱ1 、Ｑ2 は互いに直列に接続さ
れ、且つ互いに同一の直流電圧を供給するための第１及
び第２の主電源Ｅ1 、Ｅ2 の直列回路の一端と他端との
間に接続されている。負荷（図示せず）を接続するため
の第１の出力端子４はフィルタ６を介して第１及び第２
のスイッチＱ1 、Ｑ2 の相互接続点Ｐ1 に接続され、第
２の出力端子５は第１及び第２の主電源Ｅ1 、Ｅ2 の相
互接続点Ｐ2 に接続されている。スピーカ回路等の負荷
は第１及び第２の出力端子４、５間に接続される。

【００１３】フィルタ６は第１及び第２のスイッチＱ1
、Ｑ2 のオン・オフによって生じる高周波数成分を除
去するものであって、接続点Ｐ1 と第１の出力端子４と
の間に接続されたリアクトルＬ1 と第１の出力端子４と
グランドとの間に接続されたコンデンサＣ1 とから成
る。なお、フィルタ６と同様なものを第１及び第２の出
力端子４、５間に接続し、このフィルタを介して負荷を
接続することもできる。また、負荷がフィルタ作用を有
する場合又は負荷がフィルタを要求しない場合にはフィ
ルタ６を省くことができる。

【００１４】ドライバー回路とも呼ぶことができるスイ
ッチ制御回路２は、第１及び第２のスイッチＱ1 、Ｑ2
をオン・オフ制御するものであって、大別して入力端子
７と、第１及び第２のインバータ回路（ＮＯＴ回路）
８、９と、第１及び第２のエッジ検出回路１０、１１
と、温度特性を有する第１及び第２の制御信号形成回路
１２、１３と、逆流阻止用ダイオード１４と、電源用コ
ンデンサＣo とから成る。

【００１５】第１のインバータ回路８の入力端子は、２
値のオン・オフ指令信号入力端子７に接続されている。
第２のインバータ回路９の入力端子は第１のインバータ
回路８の出力端子に接続されている。第１及び第２のイ
ンバータ回路８、９の一方の電源端子は第１の電源ライ
ン１５を介して第１及び第２の主電源Ｅ1 、Ｅ2 よりも
低い直流電圧＋Ｖccを供給する制御用電源３に接続さ
れ、これ等の他方の電源端子はグランド導体としてのグ
ランド端子１７にそれぞれ接続されている。第１及び第
２のインバータ回路８、９は互いに同一の回路構成のＣ
−ＭＯＳ型ＦＥＴ回路即ち相補型ＦＥＴ回路であって、
図２に示すようにＰチャネル型絶縁ゲート型電界効果ト
ランジスタ（以下、第１のインバータ用ＦＥＴと言う）
１８ａと、Ｎチャネル型絶縁ゲート型電界効果トランジ
スタ（以下、第２のインバータ用ＦＥＴと言う）１８ｂ
と、バッファ増幅器１９と、入力端子２０と、出力端子
２１と、対の電源端子２２、２３とから成る。第１及び
第２のインバータ用ＦＥＴ１８ａ、１８ｂのゲートは入
力端子２０にそれぞれ接続され、第１及び第２のインバ
ータ用ＦＥＴ１８ａ、１８ｂのドレインは互いに共通に
接続され、この共通接続点２４がバッファ増幅器１９を
介して出力端子２１に接続され、第１のインバータ用Ｆ
ＥＴ１８ａのソースが第１の電源端子２２に接続され、
第２のインバータ用ＦＥＴ１８ｂのソースがグランド側
の第２の電源端子２３に接続されている。第１の電源端
子２２は第１の電源ライン１５に接続され、第２の電源
端子２３は図１のグランド端子１７に接続される。第１
及び第２のインバータ回路８、９は周知のように入力端
子２０の信号と逆位相の信号を出力端子２１に送出す
る。従って、第１のインバータ回路８から図５（Ｃ）の
出力が得られ、第２のインバータ回路９から図５（Ｄ）
の出力が得られる。

【００１６】図１において、第１及び第２のエッジ検出
回路１０、１１は第１及び第２のインバータ回路８、９
にそれぞれ接続されている。第１及び第２のエッジ検出
回路１０、１１は図５（Ｃ）（Ｄ）に示す第１及び第２
のインバータ回路８、９の出力パルスの前縁を検出して
図５（Ｅ）に概略的に示すパルスを発生する。図３に示
すように、互いに同一に形成された第１及び第２のエッ
ジ検出回路１０、１１は、入力端子２６と、ＡＮＤゲー
ト２７と、遅延回路２８と、出力端子２９とから成る。
ＡＮＤゲート２７の一方の入力端子は入力端子２６に接
続され、他方の入力端子は遅延回路２８を介して入力端
子に接続されている。遅延回路２８は遅れを生じさせる
寄生容量を有する３つのインバータ回路２８ａ、２８
ｂ、２８ｃの直列回路から成る。入力端子２６は図１の
第１及び第２のインバータ回路８、９に接続される。図
３のＡ、Ｂ、Ｃ、Ｄ、Ｅ点の電圧波形は図５（Ａ）
（Ｂ）（Ｃ）（Ｄ）（Ｅ）に示す通りである。即ち、図
５（Ａ）に示す入力信号即ち図１のインバータ回路８又
は９の出力がｔｏ時点で低レベルＬから高レベルＨに傾
斜を有する立上りを開始し、その後のｔ1 時点で、イン
バータ回路８、９の出力が図３の遅延回路２８の第１段
目のインバータ回路２８ａのしきい値Ｖthに達すると、
第１段目のインバータ回路２８ａの出力が図５（Ｂ）に
示すように高レベルＨから低レベルＬへの立下りを開始
する。第２段目及び第３段目のインバータ回路２８ｂ、
２８ｃの出力は図５（Ｃ）（Ｄ）のように変化し、結
局、ＡＮＤゲート２７の出力端子２９には図５（Ｅ）の
微小幅のパルスが得られる。

【００１７】図１の第１の制御信号形成回路１２は、レ
ベルシフタ回路３０と、第１のＲＳフリップフロップ３
１と、第１の駆動増幅器３２とから成り、入力端子７の
オン・オフ指令信号に同期して第１のスイッチＱ１をオ
ン・オフ制御するための第１の制御信号を形成し、これ
を第１のスイッチＱ1 に供給するものである。

【００１８】レベルシフタ回路３０は、第１、第２、第
３及び第４の半導体素子としての絶縁ゲート型ＦＥＴ３
４、３５、３６，３７と、第１の抵抗手段としての２つ
の抵抗３８a、３８ｂと、第２の抵抗手段としての第２
の抵抗３９ａ、３９ｂとから成り、ブートストラップ回
路に形成されている。第１〜第４ＦＥＴ３４〜３７は、
第１の主端子としてドレイン、第２の主端子としてのソ
−ス、制御端子としてのゲ−トをそれぞれ有する。Ｎチ
ャネル型の第１のＦＥＴ３４のゲートは第１のエッジ検
出回路１０に接続され、そのソースは第１の抵抗手段の
２つの抵抗３８ａ、３８ｂを介してグランド端子１７に
接続されている。Ｎチャネル型の第２のＦＥＴ３５のゲ
ートは第２のエッジ検出回路１１に接続され、そのソー
スは第２の抵抗手段としての２つの抵抗３９ａ、３９ｂ
を介してグランド端子１７に接続されている。Ｐチャネ
ル型の第３のＦＥＴ３６のゲートは第２のＦＥＴ３５の
ドレインに接続され、このドレインは第１のＦＥＴ３４
のドレインに接続され、このソースは第２の電源ライン
１６に接続されている。Ｐチャネル型の第４のＦＥＴ３
７のゲートは第１のＦＥＴ３４のドレインに接続され、
このドレインは第２のＦＥＴ３５のドレインに接続さ
れ、このソースは第２の電源ライン１６に接続されてい
る。

【００１９】第１のＲＳフリップフロップ３１のセット
端子Ｓは第１のＦＥＴ３４のドレインに接続され、その
リセット端子Ｒは第２のＦＥＴ３５のドレインに接続さ
れ、この対の電源端子は電源ライン１６と電源ライン３
３とに接続されている。第１の駆動増幅器３２は第１の
ＲＳフリップフロップ３１の正出力端子Ｑと第１のスイ
ッチＱ1 の制御端子としてのゲートとの間に接続されて
いる。また、第１の駆動増幅器３２の対の電源端子は電
源ライン１６、３３に接続されている。なお、フリップ
フロップ３１のセット端子Ｓとグランド及びライン３３
との間には寄生容量Ｃａ、Ｃｂがあり、またリセット端
子Ｒとグランド及びライン３３との間に寄生容量Ｃｃ、
Ｃｄがある。

【００２０】電源用コンデンサＣo の一端は逆流阻止用
ダイオード１４を介して制御用電源３に接続され、この
他端はライン３３によって第１及び第２のスイッチＱ1
、Ｑ2 の相互接続点Ｐ1 即ち第１のスイッチＱ1 のソ
ースに接続されている。このコンデンサＣo は、第２の
スイッチＱ2 がオンの期間に制御用電源３とダイオード
１４とコンデンサＣo と第２のスイッチＱ2 の経路に流
れる電流で充電される。第１の駆動増幅器３２はコンデ
ンサＣo を電源としているので、グランドに対する相互
接続点Ｐ1 の電位の変化に拘らずに第１のスイッチＱ1
のゲート・ソース間に所定の電圧の制御信号が供給され
る。

【００２１】第２の制御信号形成回路１３は、遅延回路
４１と第２のフリップフロップ４２と第２の駆動増幅器
４３とから成り、第２のスイッチＱ2 をオン・オフ制御
するための第２の制御信号を形成する。第２の制御信号
は周知のように第１の制御信号の逆相信号である。

【００２２】遅延回路４１は、第５、第６、第７及び第
８のＦＥＴ４４、４５、４６、４７と、第３の抵抗手段
としての２つの抵抗４８ａ、４８ｂと、第４の抵抗手段
としての２つの抵抗４９ａ、４９ｂとから成り、レベル
シフタ回路３０と同一の遅延時間を得るためにレベルシ
フタ回路３０と同一回路に形成されている。即ち、Ｎチ
ャネル型の第５のＦＥＴ４４のゲートは第１のエッジ検
出回路１０に接続され、このソースは第３の抵抗手段と
しての２つの抵抗４８ａ、４８ｂを介してグランド端子
１７に接続されている。Ｎチャネル型の第６のＦＥＴ４
５のゲートは第２のエッジ検出回路１１に接続され、こ
のソースは第４の抵抗手段としての２つの抵抗４９ａ、
４９ｂを介してグランド端子１７に接続されている。Ｐ
チャネル型の第７のＦＥＴ４６のゲートは第６のＦＥＴ
４６のドレインに接続され、第７のＦＥＴ４６のドレイ
ンは第５のＦＥＴ４８のドレインに接続され、第７のＦ
ＥＴ４６のソースは電源ライン１５ａに接続されてい
る。Ｐチャネル型の第８のＦＥＴ４７のゲートは第５の
ＦＥＴ４４のドレインに接続され、このＦＥＴ４７のド
レインは第６のＦＥＴ４５のドレインに接続され、この
ＦＥＴ４７のソースは電源ライン１５ａに接続されてい
る。

【００２３】第２のＲＳフリップフロップ４２のセット
端子Ｓは第６のＦＥＴ４５のドレインに接続され、この
リセット端子Ｒは第５のＦＥＴ４４のドレインに接続さ
れ、この対の電源端子は電源ライン１５ａとグランド端
子１７に接続されている。第２の駆動増幅器４３は第２
のＲＳフリップフロップ４２の正出力端子Ｑと第２のス
イッチＱ2 のゲートとの間に接続され、この対の電源端
子は電源ライン１５ａとグランド端子１７とに接続され
ている。なお、第2のフリップフロップ４２のセット端
子Ｓとグランドとの間に寄生容量Ｃｆがあり、リセット
端子Ｒとグランドとの間に寄生容量Ｃｅがある。

【００２４】ベルシフタ回路３０における第１のＦＥＴ
３４のソ−ス抵抗として機能する第１の抵抗手段として
の２つの抵抗３８ａ、３８ｂの内の一方の抵抗３８ａ
は、負の温度係数を有するサ−ミスタから成り、常温
(２０℃)よりも高い温度領域において温度が上昇するに
従って抵抗値が低下するものであり、他方の抵抗３８ｂ
は零又は正の温度係数の抵抗である。第２のＦＥＴ３５
の２つのソ−ス抵抗として機能する第２の抵抗手段とし
ての２つの抵抗３９ａ、３９ｂの内の一方は負の温度係
数を有するサ−ミスタから成り、常温(２０℃)よりも高
い温度領域において温度が上昇するに従って抵抗値が低
下するもので、他方の抵抗３９ｂは抵抗３８ｂと同様に
正の温度係数を有するものである。なお、抵抗３９ａの
負の温度係数の絶対値は、抵抗３８ａのそれよりも大き
い。このスイッチング回路装置の使用温度範囲におい
て、第１の抵抗手段としての２つの抵抗３８ａ、３８ｂ
の合計抵抗値Ｒ１は、第２の抵抗手段としての２つの抵
抗３９ａ、３９ｂの合計抵抗値Ｒ2よりも大きい値を有
する。遅延回路４１は、レベルシフタ回路３０と同様な
遅延を得るためのものであるので、第５のＦＥＴ４４の
ソ−ス抵抗として機能する第３の抵抗手段としての一方
の抵抗４８ａは抵抗３８ａと同一の負の温度係数及び抵
抗を有するサ−ミスタから成り、他方の抵抗４８ｂは抵
抗３８ｂと同一の正の温度係数及び抵抗値を有する。ま
た、第６のＦＥＴ４５のソ−ス抵抗として機能する第４
の抵抗手段としての一方の抵抗４９ａは抵抗３９ａと同
一のものであり、他方の抵抗４９ｂは抵抗３９ｂと同一
のものである。抵抗３８ａ、３９ａ、４８ａ、４９ａが
負の温度係数を有するので、温度の上昇に応じてそれぞ
れのソ−ス抵抗が低下し、レベルシフタ回路３０及び遅
延回路４１の出力の遅れが少なくなる。また、抵抗３９
ａの負の温度係数の絶対値が抵抗３８ａのそれよりも大
きいので、温度上昇に応じて第２のＦＥＴ３５の出力の
遅れ補償効果が第１のＦＥＴ３４のそれよりも大きくな
り、温度変化によるフリップフロップ３１の出力パルス
の変動が抑制される。また、遅延回路４１においてもレ
ベルシフタ回路３０と同様の遅れ補償作用が生じる。こ
れ等の詳細は追って説明する。

【００２５】図１のＡ〜Ｌで示す箇所の電圧を概略的に
示す図４（Ａ）〜（Ｌ）を参照して図１の回路の基本的
動作を説明する。制御回路２の入力端子７に図４（Ｂ）
のＰＷＭ信号から成るオン・オフ指令入力信号が入力す
ると、第１のインバータ回路８によって入力信号が位相
反転され、ここから図４（Ｃ）に示す信号が得られる。
第２のインバータ回路９からは第１のインバータ回路８
の出力を位相反転した信号に相当する図４（Ｄ）の信号
が得られる。第１及び第２のエッジ検出回路１０、１１
からは、図４（Ｃ）（Ｄ）のパルスの前縁検出信号が図
４（Ｅ）（Ｆ）に示すように得られる。第１及び第２の
エッジ検出回路１０、１１の出力パルスの幅は第１及び
第２のインバータ回路８、９の出力パルスの幅よりも十
分に狭いので、レベルシフタ回路３０に大きな電流が長
い時間流れるのを阻止することができ、電力損失を低減
することができる。図４（Ｅ）に示すように第１のエッ
ジ検出回路１０から出力パルスが発生した時には第１の
ＦＥＴ３４がオンになり、このドレイン電位が低下する
ために第４のＦＥＴ３７がオンになる。この結果、第４
のＦＥＴ３７のドレイン即ち第１のＲＳフリップフロッ
プ３１のリセット端子Ｒが図４（Ｈ）のｔ1 時点に示す
ように低レベルから高レベルに転換し、フリップフロッ
プ３１がリセットされる。図４（Ｆ）に示すように第２
のエッジ検出回路１１から出力パルスが発生した時には
第２のＦＥＴ３５がオンになり、このドレイン電位が低
下するために第３のＦＥＴ３６もオンになる。この結
果、第３のＦＥＴ３６のドレイン即ち第１のＲＳフリッ
プフロップ３１のセット端子Ｓが図４（Ｇ）のｔ2 時点
に示すように低レベルから高レベルに転換し、フリップ
フロップ３１がセット状態になる。その後、図４のｔ3
時点で再び第１のエッジ検出回路１０から出力パルスが
発生すると、第１のフリップフロップ３１はリセットさ
れる。第１のＲＳフリップフロップ３１のセットとリセ
ットとが繰返されると、この出力端子Ｑから図４（Ｉ）
に示す第１の制御信号が発生し、これが駆動増幅器３２
を介して第１のスイッチＱ1のゲート・ソース間に印加
される。制御回路２における遅延を無視すると、図４
（Ｉ）に示す第１の制御信号は図５（Ｂ）の入力信号と
同相関係にある。従って、第１のスイッチＱ1 はオン・
オフ指令入力信号と同相関係を有してオン・オフ動作す
る。

【００２６】遅延回路４１の第５〜第８のＦＥＴ４４〜
４７と第３及び第４の抵抗４８、４９とは、レベルシフ
タ回路３１の第１〜第４のＦＥＴ３４〜３７と第１及び
第２の抵抗３８、３９と等価なものであるので、遅延回
路４１はレベルシフタ回路３０と同様に動作する。但
し、第２のＲＳフリップフロップ４２のセット端子Ｓが
第６のＦＥＴ４５のドレインに接続され、このリセット
端子Ｒが第５のＦＥＴ４４のドレインに接続されている
ので、第２のＲＳフリップフロップ４２の出力は図４
（Ｊ）に示すように図４（Ｉ）の第１のＲＳフリップフ
ロップ３１の出力の逆相信号となる。従って、第２のス
イッチＱ2 のための第２の制御信号は第１のスイッチＱ
1 のための第１の制御信号に対して逆相の関係を有し、
第２のスイッチＱ2 は第１のスイッチＱ1 と逆に動作す
る。即ち、第１のスイッチＱ1 がオンの時には第２のス
イッチＱ2 がオフになり、逆に第１のスイッチＱ1 がオ
フの時に第２のスイッチＱ2 がオンになる。接続点Ｐ1
の電位は、図４（Ｋ）に示すように第１のスイッチＱ1
のオン時に高レベルになり、第２のスイッチＱ2 がオン
時には低レベルになる。接続点Ｐ1 の電位は、グランド
を基準にした場合には、第１のスイッチＱ1 のオン時に
第１及び第２の主電源Ｅ1 、Ｅ2 の合計電圧になる。ま
た、第２の出力端子５と接続点Ｐ1 との間の電圧は第１
のスイッチＱ1 がオンの時に第１の主電源Ｅ1 の電圧と
同一になる。また、第２のスイッチＱ2 のオン時には、
接続点Ｐ1 の電位が第２の出力端子５よりも第２の主電
源Ｅ2 の電圧だけ低くなる。第１及び第２の出力端子
４、５間には図４（Ｋ）のＰＷＭパルス列の平滑信号に
相当する図４（Ｌ）のアナログ出力を得ることができ
る。

【００２７】図６及び図７は第１及び第2のインバータ
回路８又は９の遅れを説明するための波形図である。イ
ンバータ回路８、９は、図２に示すようにＣ−ＭＯＳ構
成であり、下側のＦＥＴ１８ｂのドレイン・ソース間即
ちバッファ増幅器１９の入力段に寄生容量Ｃinを有す
る。このため、図６（Ａ）のｔ1 において入力端子２０
が高レベルから低レベルに転換した時に、出力端子２１
の電圧は図６（Ｂ）に示すように遅れを有して立上る。
図６（Ｂ）に示すｔ1 〜ｔ3 区間の出力電圧Ｖout は次
式に従って変化する。 Ｖout ＝（Ｉs ／Ｃin）ｔ （式１） ここで、Ｉs は電源端子２２と上側のＦＥＴ１８ａと入
力容量Ｃinの経路に流れるセット電流を示し、ｔは時間
を示す。また、図６のｔ4 〜ｔ6 区間の出力電圧Ｖout
は次式に従って変化する。 Ｖout ＝（Ｉr ／Ｃin）ｔ （式２） ここで、Ｉr は入力容量Ｃinと下側のＦＥＴ１８ｂとの
経路で流れるリセット電流を示す。リセット電流Ｉr は
セット電流Ｉs よりも大きく流れるので、ｔ4〜ｔ6 区
間はｔ1 〜ｔ3 区間よりも短い。第１及び第２のインバ
ータ用ＦＥＴ１８ａ、１８ｂに流すことができる電流Ｉ
は、電源電圧＋Ｖccを一定とした場合に次式で示すこと
ができる。 Ｉ＝μＶg ^２ ＣＷ／Ｌ （式３） ここで、μはＦＥＴにおけるキャリアの表面移動度、Ｖ
g はゲート電圧、Ｃは単位面積当りのゲート容量、Ｗは
チャネル幅、Ｌはチャネル長である。

【００２８】上記キャリアの表面移動度μは負の温度特
性を有し、温度が高くなるに従って小さくなる。従っ
て、温度が高くなると、ＦＥＴが流せる最大電流Ｉが低
下する。この結果、高温時には、式１及び式２のＩs 及
びＩr が小さくなり、出力電圧Ｖout の傾きが図７
（Ｂ）に示すように図６(Ｂ)のそれよりもゆるくなる。
インバータ回路８、９に接続された次段のエッジ検出回
路１０、１１はしきい値Ｖthを有するので、図６の低温
時には、インバータ出力電圧Ｖout のｔ2 からｔ5 まで
の時間幅Ｔ1 が有効出力区間即ち有効パルス区間とな
り、またｔ2時点が有効な前縁となり、遅れＴd1が生じ
る。また、図７の高温時のインバータ出力電圧Ｖoutは
ｔ2 〜ｔ5 の時間幅Ｔ2 が有効出力区間即ち有効パルス
区間となり、図6の低温時のその幅Ｔ1よりも狭くなる。
また、図7(Ｂ)のしきい値Ｖthに交差する前縁時点の遅
れＴd2が図６（B）の遅れＴd1よりも大きくなる。

【００２９】高温時におけるインバータ回路８、９の遅
れの補正はレベルシフタ回路30及び遅延回路４１の負の
温度係数を有する抵抗３８ａ、３９ａ、４８ａ、４９ａ
によって達成される。低温即ち常温(20℃)よりも温度が
上昇して高温状態になると負の温度係数を有する抵抗３
８ａ、３９ａ、４８ａ、４９ａの抵抗値が低下し、ＦＥ
Ｔ３４、３５、４４、４５のドレイン電流の立上りが速
くなり、これ等の出力の遅れが小さくなる。図８は低温
時と高温時のインバ−タ回路８、９の入出力とフリップ
フロップ３１、４２の出力パルスとの関係を、第1及び
第2のエッジ検出回路１０、１１の遅れを無視して概略
的に示す。また、図８で実線で示す波形は本発明及び従
来の低温時の波形を示し、点線の波形は本発明の高温時
の波形を示し、鎖線は従来の高温時の波形を示す。図８
の低温時においては、図８（Ａ）の第1のインバ−タ回
路８の入力信号Ｖinに応答して図８（Ｂ）の出力Ｖ01が
第1のインバ−タ回路８から得られ、これが第2のインバ
−タ回路９の入力となつて第2のインバ−タ回路９から
図８（Ｃ）の出力Ｖ02が発生する。なお、図８（Ｂ）の
Ｖth1は第２のインバ−タ回路９及び第1のエッジ検出回
路１０及び第1のＦＥＴ３４のしきい値を示し、図８(C)
のＶth2は第2のエッジ検出回路１１及び第2のＦＥＴ３
５のしきい値を示す。ここで説明を容易にするために、
第1及び第2のエッジ検出回路１０、１１の遅れを無視す
ると、図８（Ｄ）に示すレベルシフタ回路３０から得ら
れる第1のＲＳフリップフロップ３１のセット信号がフ
リップフロップ３１のセット入力のしきい値Ｖth3を横
切るｔ5時点でフリップフロップ３１はセットされ、図
８（E）に示すレベルシフタ回路３０から得られるリセ
ット信号がフリップフロップ３１のリセット入力のしき
い値Ｖth4を横切るｔ10時点でフリップフロップ３１は
リセットされる。第２のフリップフロップ４２は第１の
フリップフロップ３１と逆にｔ5時点でリセットされ、
ｔ10時点でセットされる。

【００３０】更に詳細には、図８(Ｃ)の第２のインバ−
タ回路９の出力Ｖ02に応答して第２のＦＥＴ３５がｔ3
時点でオンになると、第３のＦＥＴ３６のゲ−トが低レ
ベルとなり、第３のＦＥＴ３６がオンになり、図８
（Ｄ）のセットトリガ信号が発生する。この時、寄生容
量Ｃａ、Ｃｂ等のためにセットトリガ信号の立上りに遅
れが生じ、ｔ5時点でフリップフロップ３１のセット入
力のしきい値Ｖth3に達する。また、図８のｔ8時点で第
１のインバ−タ回路８の出力に応答して第１のＦＥＴ３
４がオンになると、第４のＦＥＴ３７がオンになり、図
８（Ｅ）のリセットトリガ信号が発生する。フリップフ
ロップ３１は、寄生容量Ｃｃ、Ｃｄ等のための遅れを伴
ってｔ10時点でリセットされる。図１のスイッチ回路装
置が高温状態になると、第１及び第２のインバ−タ回路
８、９の出力の遅れが図８（Ｂ）（Ｃ）で点線で示すよ
うに大きくなる。高温時には、レベルシフタ回路３０は
図８（Ｂ）（Ｃ）の点線で示すインバ−タ出力波形に応
答して図８（Ｄ）（Ｅ）で点線で示すセットトリガ信号
Ｖｓ2及びリセットトリガ信号Ｖｒ2を出力する。高温時
セットトリガ信号Ｖｓ2の立上り開始時点はｔ4であっ
て、実線で示す低温時セットトリガ信号Ｖs1の立上り開
始時点ｔ3よりも遅れているが、立上りの速度が速いた
めに、しきい値Ｖth3を横切る時点は同一のｔ5時点にな
る。この結果、フリップフロップ３１のセット時点の温
度によるバラツキが無くなる。この高温時のセットトリ
ガ信号Ｖs2の立上り速度の改善は、第2の抵抗手段とし
ての抵抗３９ａに負の温度係数の大きい抵抗を使用する
ことによって達成されている。即ち、抵抗３９ａと３９
ｂとの合計値Ｒ2は、低温時においては従来と同様に比
較的高い第1の値Ｒ21に保たれているが、高温時には第1
の値Ｒ21よりも低い第２の値Ｒ22になる。このため、第
２のＦＥＴ３５に大きなドレイン電流が流れることが可
能になり、寄生容量Ｃｃ、Ｃｄが急速に放電され、第３
のＦＥＴ３６のゲ−ト放電が急速に低下し、第３のＦＥ
Ｔ３６のドレイン電位即ちセットトリガ信号Ｖs2が急速
に立上る。なお、従来回路の高温時のセットトリガ信号
は図８(Ｄ)で鎖線で示すＶｓ3となり、低温時の立上り
とほぼ同一の傾きを有する。

【００３１】低温時において図８（Ｂ）に示すようにｔ
8時点で第１のインバ−タ回路の出力が第１のＦＥＴ３
４のしきい値Ｖth1を横切ると、第1のＦＥＴ３４がオン
になり、第４のＦＥＴ３７のゲ−トが低レベルになるた
めに第４のＦＥＴ３７がオンになり、図１でＨで示され
ている出力導体即ちフリップフロップ３１のリセットト
リガ信号Ｖｒ1が傾斜を有して立上る。高温時には、第
１の抵抗手段としての負の温度係数を有する抵抗３８ａ
の働きで、抵抗３８ａ、３８ｂの合計抵抗値Ｒ１が低温
時よりも低くなり、第１のＦＥＴ３４のドレイン電流が
大きく流れるので、寄生容量の放電が速く終了し、リセ
ットトリガ信号は図８（Ｅ）で点線で示すＶｒ２にな
る。この実施形態では、高温時のリセットトリガ信号Ｖ
r2の立上り開始はｔ9であって低温時のｔ8よりも遅れて
いる。しかし、高温時のリセットトリガ信号Ｖr2の立上
り速度が速いために、このリセットトリガ信号Ｖr2がフ
リップフロップ３１のリセット入力のしきい値Ｖth4に
達する時点は低温時とほぼ同一のｔ10である。なお、従
来回路の高温時のリセットトリガ信号の立上りは鎖線で
示すＶr3であり、ｔ11時点でしきい値Ｖth4に達してい
る。高温時における第1のＦＥＴ３４の第2のソ−ス抵抗
３８ａ、３８ｂの合計値Ｒ1は第2のＦＥＴ３５の２つの
ソ−ス抵抗３９ａ、３９ｂの合計値Ｒ2よりも大きいの
で、図８（Ｄ）のセットトリガ信号Ｖs2の立上りの傾斜
は、図８（Ｄ）のリセットトリガ信号Ｖr2の立上りの傾
斜よりも急である。

【００３２】フリップフロップ３１は、このセット入力
のしきい値Ｖth3をセットトリガ信号Ｖｓ1、Ｖｓ2が横
切るｔ5時点でセットされ、このリセット入力のしきい
値Ｖth4をリセットトリガ信号Ｖr1、Ｖr2が横切る時点
ｔ10でリセットされる。なお、従来回路ではフリップフ
ロップ３１がｔ6でセットされ、ｔ11でリセットされ
る。これにより、本実施形態の低温時、高温時、及び従
来の低温時には図８（Ｆ）に示す時間幅Ｔｓのセット出
力パルスがフリップフロップ３１から発生し、従来の高
温時には図8（Ｆ）で鎖線で示す時間幅Ｔｓ´のセット
出力パルスが発生する。なお、ＴｓはＴｓ´よりも大き
く且つ入力信号のパルス幅Ｔに近い値を有する。

【００３３】遅延回路４１は、レベルシフタ回路３０と
同一の回路構成を有するので、レベルシフタ回路３０と
同様な遅れが生じる。しかし、第２のフリップフロップ
４２のセット入力端子が第６のＦＥＴ４５のドレインに
接続され、リセット端子が第５のＦＥＴ４４のドレイン
に接続されているので第２のフリップフロップ４２のセ
ットとリセットは第１のフリップフロップ３１のそれ等
と逆になり、第２のフリップフロップ４２からは図８
（Ｆ）と逆相の図８（Ｇ）の出力パルスが発生する。

【００３４】図１において、エッジ検出回路１０、１１
を省き、第１のインバータ回路８の出力をＦＥＴ３４、
４４に直接に供給し、第２のインバータ回路９の出力を
ＦＥＴ３４、４５に直接に供給することができる。この
場合には、ＦＥＴ３４、３５、４４、４５のしきい値に
よって第１及び第２のインバータ回路８、９の出力パル
スの有効前縁時点が決定される。

【００３５】図９はレベルシフタ回路３１の遅れ補償を
最適化するために、図１の抵抗３９ｂの値を調整する方
法を示す。図９では、抵抗３９ｂが第１及び第２の抵抗
８１、８２の直列回路とツエナーダイオード８３とから
成る。ツエナーダイオード８３は通常の電圧ではブレー
クダウンしないように形成されている。全体の抵抗３９
ｂの値が目標値よりも高い時には外部からツエナーダイ
オード８３を破壊する電圧を加え、ツエナーダイオード
８３を短絡状態とし、第２の抵抗８２と破壊したツエナ
ーダイオード８３との合成抵抗値を下げる。別の抵抗調
整方法としては、抵抗８１又は８２を厚膜抵抗又は薄膜
抵抗で形成し、このトリミングによってその抵抗値を調
整する。抵抗３８ａ、３８ｂ、３９ａ、４８ａ、４８
ｂ、４９ｂも抵抗３９ｂと同様に調整することができ
る。

【００３６】本実施例は次の効果を有する。 （１） インバータ回路８、９の温度変化による遅れの
変化を温度特性を有するレベルシフタ回路３０及び遅延
回路４１によって補償することができる。 （２） レベルシフタ回路３０の第１のＦＥＴ３４のソ
−ス抵抗３８ａ、３８ｂと第２のＦＥＴ３５のソ−ス抵
抗３９ａ、３９ｂとの温度特性を相違させ、且つ遅延回
路４１の第５のＦＥＴ４４のソ−ス抵抗４８ａ、４８ｂ
と第６のＦＥＴ４５のソ−ス抵抗４９ａ、４９ｂとの温
度特性も相違させているので、第１及び第２のＲＳフリ
ップフロップ３１、４２から得られる第１及び第２の制
御信号の遅れが温度変化によってさほど変化しなくな
り、且つ遅れが最小に抑制される。このため、あらゆる
温度において入力信号に対して忠実度の高い第１及び第
２の制御信号を得ることができ、図４（Ａ）に示す原ア
ナログ信号に対して忠実度の高い図４（Ｌ）に示す再生
アナログ信号を得ることができる。 （３） レベルシフタ回路３０及び遅延回路４１の調整
によって第１及び第２のインバータ回路８、９とレベル
シフタ回路３０と遅延回路４１と第１及び第２のＲＳフ
リップフロップ３１、４２と第１及び第２の駆動増幅器
３２、４３との遅延を一括して調整するので、遅延調整
を容易に達成することができる。 （４） 抵抗３８ａ、３８ｂ、３９ａ、３９ｂ、４８
ａ、４８ｂ、４９ａ、４９ｂを調整可能に構成している
ので、これ等の微調整によって最適な遅延調整を容易に
行うことができる。 （５） 温度変化による第１第２のスイッチＱ1、Ｑ2の
制御パルスの幅の変化が少なくなるので、高周波化が容
易になる。 （６） 帰還制御回路を設けなくとも、高品位の増幅が
可能である。また帰還制御回路を設ける場合であって
も、帰還量を少なくすることができる。

【００３７】

【第２の実施形態】次に、図１０に示す第２の実施形態
のスイッチング増幅器を説明する。但し、図１０及び後
述する図１１〜図１９において図１〜図９と共通する部
分には同一の符号を付してその説明を省略する。

【００３８】図１０の第２の実施形態のスイッチング増
幅器は、図１の第１及び第２の主電源Ｅ1 、Ｅ2 の代り
に１つの主電源Ｅを設け、この主電源Ｅの一端と他端と
の間に第１及び第２のスイッチＱ1 、Ｑ2 の直列回路を
接続し、第１の出力端子４を結合コンデンサＣc を介し
て第１及び第２のスイッチＱ1 、Ｑ2 の相互接続点Ｐ1
に接続し、第２の出力端子５をグランド端子１７に接続
し、この他は図１と同一に構成したものである。図１０
の出力段増幅回路は変形ハーフブリッジ型回路と呼ばれ
るものであり、第１及び第２のスイッチＱ1 、Ｑ2 を交
互にオン・オフすることによって第１及び第２の出力端
子４、５間に接続される負荷に交流を供給することがで
きる。

【００３９】図１０のＡ〜Ｌ点には、図４（Ａ）〜
（Ｌ）と同様な波形を得ることができる。また、図１０
の抵抗３８ａ、３８ｂ、３９ａ、３９ｂ、４８ａ、４８
ｂ、４９ａ、４９ｂも図１と同様に機能する。従って、
第２の実施形態によっても第１の実施形態と同一の作用
効果を得ることができる。

【００４０】

【第３の実施形態】図１１に示す第３の実施形態のスイ
ッチング増幅器は、出力段増幅回路を第１、第２、第３
及び第４のスイッチＱ1 、Ｑ2 、Ｑ3 、Ｑ4 をブリッジ
型に形成し、これ等の制御回路は第１の実施形態と同様
に形成したものである。即ち、主電源Ｅの一端と他端と
の間に第１及び第２のスイッチＱ1 、Ｑ2 の直列回路と
第３及び第４のスイッチＱ3 、Ｑ4 の直列回路とが接続
され、第１の出力端子４が第１のフィルタ６のリアクト
ルＬ1 を介して第１及び第２のスイッチＱ1 、Ｑ2 の相
互接続点Ｐ1 に接続され、第２の出力端子５が第２のフ
ィルタ６′のリアクトルＬ1 ′を介して第３及び第４の
スイッチＱ3 、Ｑ4 の相互接続点Ｐ1 ′に接続されてい
る。負荷は第１及び第２の出力端子４、５間に接続され
る。第１及び第２のスイッチＱ1 、Ｑ2 をオン・オフす
るための制御回路は図１と同一に形成されている。第３
及び第４のスイッチＱ3 、Ｑ4 をオン・オフするための
制御回路は第１及び第２のスイッチＱ1 、Ｑ2 をオン・
オフするための制御回路と実質的に同一に形成されてい
る。第１〜第４のスイッチＱ1 〜Ｑ4 のオン・オフ制御
信号は図１３（Ａ）（Ｂ）（Ｃ）（Ｄ）に示す通りであ
り、第１及び第４のスイッチＱ1 、Ｑ4 が同時にオン・
オフ制御され、また第２及び第３のスイッチＱ2 、Ｑ3
が同時にオン・オフされる。図１２は第３及び第４の制
御信号形成回路１２´、１３´を示す。図１２において
図１１の第１及び第２の制御信号形成回路１２、１３と
実質的に同一の部分にはダッシュを伴った同一の符号が
付されている。第３のスイッチＱ3 をオン・オフ制御す
るための第３の制御信号形成回路１２′は第１の制御信
号形成回路１２と同一の回路構成を有するが、第１及び
第２のフリップフロップ３１´、４２´に対する接続は
逆になっている。即ち、第３の制御信号形成回路１２′
に含まれているＦＥＴ３５´のドレインが第１のフリッ
プフロップ３１´のセット端子に接続され、ＦＥＴ３４
´のドレインがリセット端子に接続されている。第４の
スイッチＱ4 をオン・オフするための第４の制御信号形
成回路１３′は第２の制御信号形成回路１３と同一に形
成されている。但し、第４の制御信号形成回路１３′に
含まれているＦＥＴ４４´のドレインがフリップフロッ
プ４２´のセット端子に接続され、ＦＥＴ４５´のドレ
インがリセット端子に接続されている。制御用電源３と
第３の制御信号形成回路１２′の電源端子との間にダイ
オード１４′を介してコンデンサＣo ′が接続されてい
る。コンデンサＣo´は第３の制御信号形成回路１２′
の電源として機能するように接続されている。第２のフ
ィルタ６′はリアクトルＬ1 ′とコンデンサＣ1 ′とか
ら成り、リアクトルＬ1 ′は第３及び第４のスイッチＱ
3 、Ｑ4 の相互接続点Ｐ1 ′と第２の出力端子５との間
に接続され、コンデンサＣ1 ′は第２の出力端子５とグ
ランド端子１７との間に接続されている。なお、出力端
子４、５間にフィルタを介して負荷を接続することもで
きる。

【００４１】図１１のブリッジ型スイッチング増幅器の
第１〜第４のスイッチＱ1 〜Ｑ4 の制御信号は、図１の
第１及び第２のスイッチＱ1 、Ｑ2 の制御信号と同様に
形成されるので、第３の実施形態によっても第１の実施
形態と同様な効果を得ることができる。

【００４２】

【第４の実施形態】図１４の第４の実施形態のスイッチ
ング回路装置は、図１の第１、第２、第３及び第４の抵
抗手段としての抵抗３８ａ、３８ｂ、３９ａ、３９ｂ、
４８ａ、４８ｂ、４９ａ、４９ｂの代わりに、第１、第
２、第３及び第４の抵抗値調整用半導体素子としてのＦ
ＥＴ９１、９２、９３、９４をＦＥＴ３４、３５、４
４、４５のソ−スとグランドとの間にそれぞれ接続し、
ＦＥＴ９１〜９４の制御回路９５を設け、この他は図１
と同一に形成したものである。制御回路９５は、図１５
に示すように温度検出器９６と第１、第２、第３及び第
４の制御電圧発生回路９７、９８、９９、１００とから
成る。温度検出回路９６はスイッチ回路装置の第１及び
第２のインバ−タ回路８、９の温度を検出し、温度を示
す電気信号を第１〜第４の制御電圧発生回路９７〜１０
０に送る。第１〜第４の制御電圧発生回路９７〜１００
は電圧制御回路から成り、温度の対して比例的に変化す
る第１〜第４の制御電圧Ｖg1〜Ｖg4を発生する。第1、
第2、第3及び第４の制御電圧はＦＥＴ９１、９２、９
３、９４のゲ−トに供給され、ＦＥＴ９１〜９４のドレ
イン・ソ−ス間の抵抗値が図１の抵抗３８ａ、３８ｂ、
３９ａ、３９ｂ、４８ａ、４８ｂ、４９ａ、４９ｂと同
様な負の温度特性を有するように制御される。なお、高
温時において、ＦＥＴ９２の制御電圧Ｖg2はＦＥＴ９１
の制御電圧Ｖg1よりも高く設定され、また、ＦＥＴ９４
の制御電圧Ｖg4はＦＥＴ９３の制御電圧Ｖg3よりも高く
設定される。

【００４３】この第４の実施形態においても第１〜第４
の抵抗手段としてのＦＥＴ９１〜９４の抵抗値が、第１
の実施形態と同様に温度特性を有するので、同様な効果
を得ることができる。また、ＦＥＴ９１〜９４の制御電
圧の調整でソ−ス抵抗値を容易且つ正確に調整すること
ができる。

【００４４】

【第５の実施形態】図１６は第５の実施形態の制御回路
９５ａを示す。この制御回路９５ａは図１５の制御回路
９５の一部を変形したものであり、図１４の制御回路９
５の代わりに使用するものである。図１６では、温度特
性を有する第１〜第４の制御電圧発生回路９７ａ、９８
ａ、９９ａ、１００ａが設けられている。この第１〜第
４の制御電圧発生回路９７ａ〜１００ａは図１５と同様
に温度特性を有する制御電圧Ｖg1〜Ｖg4を図14のＦＥＴ
９１〜９４に送る。

【００４５】図１７は、図１６の温度特性を有する制御
電圧発生回路９７ａ、９８ａ、９９ａ、１００ａの一例
を示す。制御電圧発生回路９７ａ〜１００ａは互いに同
一の回路に構成され、図１７に示すようにＮＰＮ型の第
１及び第２のトランジスタ５１、５２と、定電圧ダイオ
ード５３と、２つの温度補償用のシリコンダイオード５
４、５５と、４つの抵抗５６、５７、５８、５９と、入
力端子６０と、出力端子６１と、共通端子６２とをそれ
ぞれ有する。第１のトランジスタ５１は入力端子６０と
出力端子６１との間に直列に接続されている。第２のト
ランジスタ５２のコレクタは第１のトランジスタ５１の
ベースに接続され、このエミッタは定電圧ダイオード５
３を介して共通端子６２に接続されている。抵抗５６は
入力端子６０と第１のトランジスタ５１のベースとの間
に接続されている。抵抗５７は出力端子６１と定電圧ダ
イオード５３との間に接続されている。２つの出力電圧
検出用抵抗５８、５９は互いに直列に接続され且つ出力
端子６１と共通端子６２との間に温度補償用ダイオード
５４、５５を介して接続されている。なお、抵抗５９と
ダイオード５４、５５との直列回路は第２のトランジス
タ５２のベースと共通端子６２との間に接続されてい
る。第２のトランジスタ５２は誤差増幅器として機能
し、抵抗５８、５９とダイオード５４、５４とによる検
出電圧と定電圧ダイオード５３によって与えられる基準
電圧との差に対応したコレクタ電流が第２のトランジス
タ５２に流れる。即ち、第２のトランジスタ５２のコレ
クタ・エミッタ間抵抗は出力電圧に反比例的に変化す
る。もし、出力電圧が高くなると、第２のトランジスタ
５２の抵抗が小さくなり、第１のトランジスタ５１のベ
ース電流が減少し、第１のトランジスタ５１の抵抗及び
ここでの電圧降下が大きくなり、出力電圧が低下する。
シリコンダイオード５４、５５は、負の温度係数を有す
る。従って、温度が上昇すると、ダイオード５４、５５
の順方向電圧が低下し、抵抗５９とダイオ−ド５４、５
５との直列回路によりトランジスタ５２のベ−ス電圧が
下がる。これにより、定電圧ダイオード５３による基準
電圧を上げたと同一の作用が発生し、出力端子６１の電
圧が高くなる。この結果、制御電圧発生回路９７ａ〜１
００ａは正の温度係数を有する電圧制御回路として機能
し、インバータ回路８、９の遅れの温度特性、及び第１
及び第２の制御信号形成回路１２、１３の遅れの温度特
性を補償するための制御電圧を発生する。この制御電圧
発生回路９７ａ〜１００ａの温度補償の設定は抵抗５９
に直列に接続するダイオード５４、５５の数の増減、抵
抗５９の値の調整等によって行う。なお、抵抗５９を省
き、ダイオード５４、５５等のみで下側の分圧抵抗を得
ることもできる。図１７の回路を使用する時には、入力
端子６０を図１４の制御電源３に接続し、出力端子６１
をＦＥＴ９１〜９４のに接続し、共通端子６２をグラン
ド端子１７に接続する。なお図１６の制御電圧Ｖg1〜Ｖ
g4のレベルは図15の場合と同様に決定される。

【００４６】この第５の実施形態によっても第４の実施
形態と同一の効果を得ることができる。

【００４７】

【第６の実施形態】図１８に示す第６の実施形態のスイ
ッチング回路装置は、図１に第１及び第２の電圧制御回
路１５ａ、１６ａを付加し、この他は図１と同一に形成
したものである。第１の電圧制御回路１５ａは、ライン
１５に接続され、ライン１５に温度特性を有する電圧を
送出する。また、第２の電圧制御回路１６ａはライン１
６に接続され、ライン１６に温度特性を有する電圧を送
出する。第１及び第２の電圧制御回路１５ａ、１６ａ
は、図１７の制御電圧発生回路９７ａ〜１００ａと同様
な回路構成を有し、温度の上昇に応じて出力電圧が高く
なるものである。高温時にインバ−タ回路８、９、レベ
ルシフタ回路３０、遅延回路４１の駆動電圧が高くなる
と、遅れ解消効果が生じる。また、高温時に駆動電圧が
高くなると、第１のインバ−タ回路８の出力電圧即ち第
２のインバ−タ回路９のゲ−ト電圧Ｖｇが高くなり、第
２のインバ−タ回路９の遅れが補償される。即ち、ゲ−
ト電圧Ｖｇが高くなると、前述した式３に示すように大
きな電流Ｉを流すことが可能になり、遅れを小さくする
ことができる。

【００４８】この第６の実施形態によれば、ＦＥＴ３
４、３５、４４、４５のソ−ス抵抗の温度特性と第１及
び第２の電圧制御回路１５ａ、１６ａの温度特性の組み
合せによって遅れを良好に改善することができる。な
お、図１８と同一の電圧制御回路１５ａ、１６ａの一方
又は両方を図１０、図１１、図１４の回路に設けること
ができる。

【００４９】

【変形例】本発明は上述の実施形態に限定されるもので
なく、例えば次の変形が可能なものである。 （１） 図１７の制御電圧発生回路９７ａ〜１００ａを
図１９に示すように変形することができる。即ち、図１
７の抵抗５９とダイオード５４、５５の代りにスイッチ
Ｓ1 、Ｓ2 、Ｓ3 と互いに値の異なる抵抗Ｒ1 、Ｒ2 、
Ｒ3 との直列回路を第２のトランジスタ５２のベースと
共通端子６２との間に接続し、且つ温度検出回路７０を
設け、温度検出回路７０の出力によってスイッチＳ1 、
Ｓ2 、Ｓ3 を選択的にオンに制御し、下側の分圧抵抗の
値を温度上昇した時に低下させて出力電圧に温度特性を
持たせることができる。また、分圧抵抗の値を変える代
りに、破線で示すように複数のツエナー電圧の異なる複
数のツエナーダイオード５３ａ、５３ｂ、５３ｃをスイ
ッチＳ1 、Ｓ2 、Ｓ3 を介して互いに並列に接続し、ス
イッチＳ1 〜Ｓ3 を温度検出回路７０によって選択的に
オンにして温度特性を有する出力電圧を得ることができ
る。 （２） 抵抗３８ｂ、３９ｂ、４８ｂ、４９ｂを省くこ
とができる。 （３） エッジ検出回路１０、１１を省くことができ
る。 （４） 第１〜第４のスイッチＱ1 〜Ｑ4 をバイポーラ
トランジスタ等の別の半導体制御スイッチとすることが
できる。 （５） 第１及び第２のスイッチＱ1 、Ｑ2 又は第１〜
第４のスイッチＱ1 〜Ｑ4 で直流−交流変換する電力変
換回路にも本発明を適用することができる。 （６） 第１及び第２のスイッチＱ1 、Ｑ2 の制御信
号、及び図１１の第１〜第４のスイッチＱ1 〜Ｑ4 の制
御信号に、周知のデッドタイムを与える回路を付加する
ことができる。 （７） 各実施形態において、出力端子４と入力端子７
との間に負帰還量の少ない負帰還回路を設けることがで
きる。 （８） 図１１のブリッジ回路において、第３の制御信
号は第２の制御信号と同相であり、第４の制御信号は第
１の制御信号と同相であるので、第３及び第４の制御信
号形成回路１２’、１３’を第２及び第１の制御信号形
成回路１３，１２の一部を兼用するように構成すること
ができる。 （９） 図１４のＦＥＴ９１〜９４及び図１５の制御回
路９５及び図１６の制御回路９５ａを図１０、図１１、
図１８の回路のソ−ス抵抗の代わりに使用することがで
きる。 （１０） 抵抗３８ｂ、３９ｂ、４８ｂ、４９ｂ、３８
ｂ´、３９ｂ´、４８ｂ´、４９ｂ´を負の温度係数を
有する抵抗とすることができる。

【図面の簡単な説明】

【図１】本発明に従う第１の実施形態のスイッチング回
路装置を示す回路図である。

【図２】図１のインバータ回路を詳しく示す回路図であ
る。

【図３】図１のエッジ検出回路を詳しく示す回路図であ
る。

【図４】図１のＡ〜Ｌの電圧状態を概略的に示す波形図
である。

【図５】図３のエッジ検出回路の各部の電圧を示す波形
図である。

【図６】図１のインバータ回路の低温時の入力及び出力
電圧を示す波形図である。

【図７】図１のインバータ回路が図６の場合よりも高温
になった時の入力及び出力電圧を示す波形図である。

【図８】低温時及び高温時における図１の状態を概略的
に示す波形図である。

【図９】抵抗の調整方法を説明するための回路図であ
る。

【図１０】第２の実施形態のスイッチング回路装置を示
す回路図である。

【図１１】第３の実施形態のスイッチング回路装置を示
す回路図である。

【図１２】図１１の第３及び第４の制御信号形成回路を
示す図である。

【図１３】図１１の第１〜第４のスイッチの制御信号を
示す波形図である。

【図１４】第４の実施形態のスイッチング回路装置を示
す回路図である。

【図１５】図１４制御回路を示すブロック図である。

【図１６】第５の実施形態のスイッチング回路装置の制
御回路を示すブロック図である。

【図１７】図１６の制御電圧発生回路を示す回路図であ
る。

【図１８】第６の実施形態のスイッチング回路装置を示
す回路図である。

【図１９】変形例の制御電圧発生回路を示す回路図であ
る。

【符号の説明】

１ オン・オフ指令信号発生手段 ２ 制御回路 ３ 制御用手段 ４，５ 出力端子 ８，９ インバータ回路 １０，１１ エッジ検出回路 １２，１３ 第１及び第２の制御信号形成回路 ３０ レベルシフタ回路 ３８Ａ、３９ａ，４８ａ，４９ａ 負の温度係数を有す
る抵抗 Ｑ１〜Ｑ４ スイッチ Ｅ１，Ｅ２，Ｅ 主電源

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｎ 5/60 Ｈ０３Ｋ 17/687 Ｆ Ｆターム(参考） 5C026 DA00 5J055 AX15 BX16 CX24 DX13 DX59 DX72 EX03 EY01 EY04 EY10 EY12 EY21 EY29 EZ07 EZ14 EZ18 EZ20 EZ23 EZ25 EZ32 EZ50 EZ66 GX01 GX04 5J090 AA02 AA19 AA41 CA02 CA65 CN01 FA08 FN12 HA02 HA10 HA17 HA18 HA19 HA20 HA25 HA26 HA28 HA29 HA38 HA39 HA43 KA00 KA03 KA04 KA15 KA18 KA33 KA36 KA41 KA58 MA09 MA21 MA22 SA05 TA01 TA06 5J091 AA02 AA19 AA41 CA02 CA65 FA08 HA02 HA10 HA17 HA18 HA19 HA20 HA25 HA26 HA28 HA29 HA38 HA39 HA43 KA00 KA03 KA04 KA15 KA18 KA33 KA36 KA41 KA58 MA09 MA21 MA22 SA05 TA01 TA06 UW01 UW10

Claims (10)

【特許請求の範囲】
1. 【請求項１】 ２値の入力信号を受け入れるための入力
   手段と、 前記入力手段に接続された第1のインバ−タ回路と、 前記第1のインバ−タ回路の出力端子に接続された第2の
   インバ−タ回路と、 前記第1及び第2のインバ−タ回路の電源端子に接続され
   た直流電圧を供給するための第１の電源手段と、 前記第１及び第２のインバ−タ回路に接続されたレベル
   シフタ回路とを有し、 前記第1及び第2のインバ−タ回路は、温度の上昇と共に
   遅れが増大するような温度特性を有し、 前記レベルシフタ回路は、所定の直流電圧を供給するた
   めの第２の電源手段と、グランド導体と、第１及び第２
   の主端子と制御端子とを有している第１、第２、第３及
   び第４の半導体素子と、第１及び第２の抵抗手段と、第
   １及び第２の出力導体とを有し、 前記第１の半導体素子の第１の主端子は前記第３の半導
   体素子を介して前記第２の電源手段に接続され、その第
   ２の主端子は前記第１の抵抗手段を介して前記グランド
   導体に接続され、その制御端子は前記第１のインバ−タ
   回路に接続され、 前記第２の半導体素子の第１の主端子は前記第４の半導
   体素子を介して前記第２の電源手段に接続され、その第
   ２の主端子は前記第２の抵抗手段を介して前記グランド
   導体に接続され、その制御端子は前記第２のインバ−タ
   回路に接続され、 前記第３の半導体素子の制御端子は前記第２の半導体素
   子の第１の主端子に接続され、 前記第４の半導体素子の制御端子は前記第１の半導体素
   子の第１の主端子に接続され、 前記第３の半導体素子は前記第２の半導体素子がオンの
   時にオンになる極性を有し、 前記第４の半導体素子は前記第１の半導体素子がオンの
   時にオンになる極性を有し、 前記第１の出力導体は前記第１の半導体素子の第１の主
   端子に接続され、 前記第２の出力導体は前記第２の半導体素子の第１の主
   端子に接続され、 前記第２の抵抗手段は、温度の上昇と共に抵抗値が低下
   する又は低下するように制御される回路素子から成るこ
   とを特徴とする電子回路装置。
2. 【請求項２】 前記第１の抵抗手段は、温度の上昇と共
   に抵抗値が低下する又は低下するように制御される回路
   素子から成ることを特徴とする請求項１記載の電子回路
   装置。
3. 【請求項３】 前記第２の抵抗手段は、前記第２の半導
   体素子の第２の主端子とグランド導体との間に接続され
   た抵抗値を変えることができる抵抗値調整用半導体素子
   と、温度の上昇に従って前記抵抗値調整用半導体素子の
   抵抗値を下げるための制御信号を前記抵抗値調整用半導
   体素子の制御端子に供給する制御手段とから成ることを
   特徴とする請求項１又は２記載の電子回路装置。
4. 【請求項４】 前記第１の抵抗手段は、前記第１の半導
   体素子の第２の主端子とグランド導体との間に接続され
   た抵抗値を変えることができる第１の抵抗値調整用半導
   体素子と、温度の上昇に従って前記第１の抵抗値調整用
   半導体素子の抵抗値を下げるための制御信号を前記第１
   の抵抗値調整用半導体素子の制御端子に供給する制御手
   段とから成り、前記第２の抵抗手段は、前記第２の半導
   体素子の第２の主端子とグランド導体との間に接続され
   た抵抗値を変えることができる第２の抵抗値調整用半導
   体素子と、温度の上昇に従って前記第２の抵抗値調整用
   半導体素子の抵抗値を下げるための制御信号を前記第２
   の抵抗値調整用半導体素子の制御端子に供給する制御手
   段とから成り、前記第２の抵抗値調整用半導体素子はそ
   の抵抗値が前記第１の抵抗値調整用半導体素子の抵抗値
   よりも低くなるように制御されていることを特徴とする
   請求項１又は２記載の電子回路装置。
5. 【請求項５】 更に、前記第１及び第２のインバ−タ回
   路と前記第１及び第２の半導体素子の制御端子との間に
   エッジ検出回路が接続されていることを特徴とする請求
   項1乃至4のいずれかに記載の電子回路装置。
6. 【請求項６】 第1及び第2の主直流電源の直列回路と、 前記第1及び第2の主直流電源の直列回路に対して並列に
   接続された第1及び第2のスイッチの直列回路と、 前記第1及び第2の主直流電源の相互接続点と前記第1及
   び第2のスイッチの相互接続点との間から出力を得るた
   めの出力手段と、 前記第1及び第2のスイッチのオン・オフを指令するため
   の2値のオン・オフ指令信号を受け入れるための入力手
   段と、 前記入力手段と前記第1及び第2のスイッチの制御端子と
   の間に接続され、前記オン・オフ指令信号に同期して第
   1のスイッチをオン・オフ制御する第1の制御信号を形成
   し、且つ前記第１の制御信号と逆位相状態に前記第2の
   スイッチをオン・オフ制御する第2の制御信号を形成す
   る制御手段と、を備えたスイッチング回路装置であっ
   て、 前記制御手段は、直流電圧を供給するための第１及び第
   2の制御用電源手段と、前記入力手段に接続された第1の
   インバ−タ回路と、前記第1のインバ−タ回路の出力端
   子に接続された第2のインバ−タ回路と、前記第１及び
   第２のインバ−タ回路に接続されたレベルシフタ回路及
   び遅延回路と、前記レベルシフタ回路に接続された第1
   のフリップフロップと、前記遅延回路に接続された第2
   のフリップフロップ回路と、第1及び第2の駆動回路とを
   有し、 前記第1及び第2のインバ−タ回路は、温度の上昇と共に
   遅れが増大するような温度特性を有し、且つ前記第1の
   制御用電源手段に接続され、 前記レベルシフタ回路は、第１及び第２の主端子と制御
   端子とを有している第１、第２、第３及び第４の半導体
   素子と、第１及び第２の抵抗手段とを有し、 前記第１の半導体素子の第１の主端子は前記第３の半導
   体素子を介して前記第2の制御用電源手段に接続され、
   その第２の主端子は前記第１の抵抗手段を介して前記グ
   ランド導体に接続され、その制御端子は前記第１のイン
   バ−タ回路に接続され、 前記第２の半導体素子の第１の主端子は前記第４の半導
   体素子を介して前記第2の制御用電源手段に接続され、
   その第２の主端子は前記第２の抵抗手段を介して前記グ
   ランド導体に接続され、その制御端子は前記第２のイン
   バ−タ回路に接続され、 前記第３の半導体素子の制御端子は前記第２の半導体素
   子の第１の主端子に接続され、 前記第４の半導体素子の制御端子は前記第１の半導体素
   子の第１の主端子に接続され、 前記第３の半導体素子は前記第２の半導体素子がオンの
   時にオンになる極性を有し、 前記第４の半導体素子は前記第１の半導体素子がオンの
   時にオンになる極性を有し、 前記第２の抵抗手段は、温度の上昇と共に抵抗値が低下
   する又は低下するように制御される回路素子から成り、 前記第1のフリップフロップのセット端子は前記第1の半
   導体素子の第1の主端子に接続され、 前記第1のフリップフロップのリセット端子は、前記第2
   の半導体素子の第1の主端子に接続され、 前記第1のフリップフロップの出力端子は、前記第1の駆
   動回路を介して前記第1のスイッチの制御端子に接続さ
   れ、 前記遅延回路は、第1及び第2の主端子とを有している第
   5、第6、第7及び第8の半導体素子と、第3及び第4の抵抗
   手段とを有し、 前記第5の半導体素子の第1の主端子は前記第7の半導体
   素子を介して前記第1の制御用電源手段に接続され、そ
   の第2の主端子は前記第3の抵抗手段を介して前記グラン
   ド導体に接続され、その制御端子は前記第１のインバ−
   タ回路に接続され、 前記第６の半導体素子の第１の主端子は前記第８の半導
   体素子を介して前記第１の制御用電源手段に接続され、
   その第２の主端子は前記第４の抵抗手段を介して前記グ
   ランド導体に接続され、その制御端子は前記第２のイン
   バ−タ回路に接続され、 前記第７の半導体素子の制御端子は前記第６の半導体素
   子の第１の主端子に接続され、 前記第８半導体素子の制御端子は前記第５半導体素子の
   第１の主端子に接続され、 前記第７の半導体素子は前記第６の半導体素子がオンの
   時にオンになる極性を有し、 前記第８の半導体素子は前記第５の半導体素子がオンの
   時にオンになる極性を有し、 前記第４の抵抗手段は、温度の上昇と共に抵抗値が低下
   する又は低下するように制御される回路素子から成り、 前記第２のフリップフロップのセット端子は前記第６の
   半導体素子の第1の主端子に接続され、 前記第２のフリップフロップのリセット端子は、前記第
   ５の半導体素子の第1の主端子に接続され、 前記第２のフリップフロップの出力端子は、前記第２の
   駆動回路を介して前記第２のスイッチの制御端子に接続
   されていることを特徴とするスイッチ回路装置。
7. 【請求項７】 主直流電源と、 前記主直流電源の一端と他端との間に接続された第1及
   び第2のスイッチの直列回路と、 前記第1及び第2のスイッチの相互接続点と前記主直流電
   源の他端との間にコンデンサを介して負荷を接続するた
   めの出力手段と、 前記第1及び第2のスイッチのオン・オフを指令するため
   の2値のオン・オフ指令信号を受け入れるための入力手
   段と、 前記入力手段と前記第1及び第2のスイッチの制御端子と
   の間に接続され、前記オン・オフ指令信号に同期して第
   1のスイッチをオン・オフ制御する第1の制御信号を形成
   し、且つ前記第１の制御信号と逆位相状態に前記第2の
   スイッチをオン・オフ制御する第2の制御信号を形成す
   る制御手段とを備えたスイッチング回路装置であって、 前記制御手段は、直流電圧を供給するための第１及び第
   2の制御用電源手段と、前記入力手段に接続された第1の
   インバ−タ回路と、前記第1のインバ−タ回路の出力端
   子に接続された第2のインバ−タ回路と、前記第１及び
   第２のインバ−タ回路に接続されたレベルシフタ回路及
   び遅延回路と、前記レベルシフタ回路に接続された第1
   のフリップフロップと、前記遅延回路に接続された第2
   のフリップフロップ回路と、第1及び第2の駆動回路とを
   有し、 前記第1及び第2のインバ−タ回路は、温度の上昇と共に
   遅れが増大するような温度特性を有し、且つ前記第1の
   制御用電源手段に接続され、 前記レベルシフタ回路は、第１及び第２の主端子と制御
   端子とを有している第１、第２、第３及び第４の半導体
   素子と、第１及び第２の抵抗手段とを有し、 前記第１の半導体素子の第１の主端子は前記第３の半導
   体素子を介して前記第2の制御用電源手段に接続され、
   その第２の主端子は前記第１の抵抗手段を介して前記グ
   ランド導体に接続され、その制御端子は前記第１のイン
   バ−タ回路に接続され、 前記第２の半導体素子の第１の主端子は前記第４の半導
   体素子を介して前記第2の制御用電源手段に接続され、
   その第２の主端子は前記第２の抵抗手段を介して前記グ
   ランド導体に接続され、その制御端子は前記第２のイン
   バ−タ回路に接続され、 前記第３の半導体素子の制御端子は前記第２の半導体素
   子の第１の主端子に接続され、 前記第４の半導体素子の制御端子は前記第１の半導体素
   子の第１の主端子に接続され、 前記第３の半導体素子は前記第２の半導体素子がオンの
   時にオンになる極性を有し、 前記第４の半導体素子は前記第１の半導体素子がオンの
   時にオンになる極性を有し、 前記第２の抵抗手段は、温度の上昇と共に抵抗値が低下
   する又は低下するように制御される回路素子から成り、 前記第1のフリップフロップのセット端子は前記第1の半
   導体素子の第1の主端子に接続され、 前記第1のフリップフロップのリセット端子は、前記第2
   の半導体素子の第1の主端子に接続され、 前記第1のフリップフロップの出力端子は、前記第1の駆
   動回路を介して前記第1のスイッチの制御端子に接続さ
   れ、 前記遅延回路は、第1及び第2の主端子とを有している第
   5、第6、第7及び第8の半導体素子と、第3及び第4の抵抗
   手段とを有し、 前記第5の半導体素子の第1の主端子は前記第7の半導体
   素子を介して前記第1の制御用電源手段に接続され、そ
   の第2の主端子は前記第3の抵抗手段を介して前記グラン
   ド導体に接続され、その制御端子は前記第１のインバ−
   タ回路に接続され、 前記第６の半導体素子の第１の主端子は前記第８の半導
   体素子を介して前記第１の制御用電源手段に接続され、
   その第２の主端子は前記第２の抵抗手段を介して前記グ
   ランド導体に接続され、その制御端子は前記第２のイン
   バ−タ回路に接続され、 前記第７の半導体素子の制御端子は前記第６の半導体素
   子の第１の主端子に接続され、 前記第８半導体素子の制御端子は前記第５半導体素子の
   第１の主端子に接続され、 前記第７の半導体素子は前記第６の半導体素子がオンの
   時にオンになる極性を有し、 前記第８の半導体素子は前記第５の半導体素子がオンの
   時にオンになる極性を有し、 前記第４の抵抗手段は、温度の上昇と共に抵抗値が低下
   する又は低下するように制御される回路素子から成り、 前記第２のフリップフロップのセット端子は前記第６の
   半導体素子の第1の主端子に接続され、 前記第２のフリップフロップのリセット端子は、前記第
   ５の半導体素子の第1の主端子に接続され、 前記第２のフリップフロップの出力端子は、前記第２の
   駆動回路を介して前記第２のスイッチの制御端子に接続
   されていることを特徴とするスイッチ回路装置。
8. 【請求項８】 直流電圧を供給するための主電源と、 前記主電源の一端と他端との間に接続された第1及び第2
   のスイッチの直列回路と、 前記主電源の一端と他端との間に接続された第3及び第4
   のスイッチの直列回路と、 前記第1及び第2のスイッチの相互接続点と前記第3及び
   第4のスイッチの相互接続点との間に負荷を接続するた
   めの出力手段と、 前記第１、第2、第3及び第4のスイッチのオン・オフを
   指令するための2値のオン・オフ指令信号を受け入れる
   ための入力手段と、 前記オン・オフ指令信号の入力手段と前記第1、第2、第
   3及び第4のスイッチの制御端子との間に接続され、前記
   オン・オフ指令信号に同期して第1のスイッチをオン・
   オフ制御する第1の制御信号を形成し、前記第1の制御信
   号と逆位相状態に前記第2のスイッチをオン・オフ制御
   する第2の制御信号を形成し、前記第1の制御信号と逆位
   相状態に第３のスイッチをオン・オフ制御する第３の制
   御信号を形成し、前記第1の制御信号と同相状態に前記
   第４のスイッチをオン・オフ制御する第４の制御信号を
   形成するための制御手段と、を備えたでスイッチング回
   路装置であって、 前記制御手段は、直流電圧を供給するための第１、第2
   及び第３の制御用電源手段と、前記入力手段に接続され
   た第1のインバ−タ回路と、前記第1のインバ−タ回路の
   出力端子に接続された第2のインバ−タ回路と、前記第
   １及び第２のインバ−タ回路に接続された第１及び第2
   のレベルシフタ回路と、前記第１及び第２のインバ−タ
   回路に接続された第１及び第2の遅延回路と、前記第1の
   レベルシフタ回路に接続された第1のフリップフロップ
   と、前記第1の遅延回路に接続された第2のフリップフロ
   ップ回路と、前記第２のレベルシフタ回路に接続された
   第３のフリップフロップと、前記第２の遅延回路に接続
   された第４のフリップフロップ回路と、第1、第2、第３
   及び第４の駆動回路とを有し、 前記第1及び第2のインバ−タ回路は、温度の上昇と共に
   遅れが増大するような温度特性を有し、且つ前記第1の
   制御用電源手段に接続され、 前記第１のレベルシフタ回路は、第１及び第２の主端子
   と制御端子とを有している第１、第２、第３及び第４の
   半導体素子と、第１及び第２の抵抗手段とを有し、 前記第１の半導体素子の第１の主端子は前記第３の半導
   体素子を介して前記第2の制御用電源手段に接続され、
   その第２の主端子は前記第１の抵抗手段を介して前記グ
   ランド導体に接続され、その制御端子は前記第１のイン
   バ−タ回路に接続され、 前記第２の半導体素子の第１の主端子は前記第４の半導
   体素子を介して前記第2の制御用電源手段に接続され、
   その第２の主端子は前記第２の抵抗手段を介して前記グ
   ランド導体に接続され、その制御端子は前記第２のイン
   バ−タ回路に接続され、 前記第３の半導体素子の制御端子は前記第２の半導体素
   子の第１の主端子に接続され、 前記第４の半導体素子の制御端子は前記第１の半導体素
   子の第１の主端子に接続され、 前記第３の半導体素子は前記第２の半導体素子がオンの
   時にオンになる極性を有し、 前記第４の半導体素子は前記第１の半導体素子がオンの
   時にオンになる極性を有し、 前記第２の抵抗手段は、温度の上昇と共に抵抗値が低下
   する又は低下するように制御される回路素子から成り、 前記第1のフリップフロップのセット端子は前記第1の半
   導体素子の第1の主端子に接続され、 前記第1のフリップフロップのリセット端子は、前記第2
   の半導体素子の第1の主端子に接続され、 前記第1のフリップフロップの出力端子は、前記第1の駆
   動回路を介して前記第1のスイッチの制御端子に接続さ
   れ、 前記第1の遅延回路は、第1及び第2の主端子とを有して
   いる第5、第6、第7及び第8の半導体素子と、第3及び第4
   の抵抗手段とを有し、 前記第5の半導体素子の第1の主端子は前記第7の半導体
   素子を介して前記第1の制御用電源手段に接続され、そ
   の第2の主端子は前記第3の抵抗手段を介して前記グラン
   ド導体に接続され、その制御端子は前記第１のインバ−
   タ回路に接続され、 前記第６の半導体素子の第１の主端子は前記第８の半導
   体素子を介して前記第１の制御用電源手段に接続され、
   その第２の主端子は前記第４の抵抗手段を介して前記グ
   ランド導体に接続され、その制御端子は前記第２のイン
   バ−タ回路に接続され、 前記第７の半導体素子の制御端子は前記第６の半導体素
   子の第１の主端子に接続され、 前記第８半導体素子の制御端子は前記第５半導体素子の
   第１の主端子に接続され、 前記第７の半導体素子は前記第６の半導体素子がオンの
   時にオンになる極性を有し、 前記第８の半導体素子は前記第５の半導体素子がオンの
   時にオンになる極性を有し、 前記第４の抵抗手段は、温度の上昇と共に抵抗値が低下
   する又は低下するように制御される回路素子から成り、 前記第２のフリップフロップのセット端子は前記第６の
   半導体素子の第1の主端子に接続され、 前記第２のフリップフロップのリセット端子は、前記第
   ５の半導体素子の第1の主端子に接続され、 前記第２のフリップフロップの出力端子は、前記第２の
   駆動回路を介して前記第２のスイッチの制御端子に接続
   され、 前記第２のレベルシフタ回路は、第１及び第２の主端子
   と制御端子とを有している第９、第１０、第１１及び第
   １２の半導体素子と、第５及び第６の抵抗手段とを有
   し、 前記第９の半導体素子の第１の主端子は前記第１１の半
   導体素子を介して前記第３の制御用電源手段に接続さ
   れ、その第２の主端子は前記第５の抵抗手段を介して前
   記グランド導体に接続され、その制御端子は前記第１の
   インバ−タ回路に接続され、 前記第１０の半導体素子の第１の主端子は前記第１２の
   半導体素子を介して前記第３の制御用電源手段に接続さ
   れ、その第２の主端子は前記第６の抵抗手段を介して前
   記グランド導体に接続され、その制御端子は前記第２の
   インバ−タ回路に接続され、 前記第１１の半導体素子の制御端子は前記第１０の半導
   体素子の第１の主端子に接続され、 前記第１２の半導体素子の制御端子は前記第９の半導体
   素子の第１の主端子に接続され、 前記第１１の半導体素子は前記第１０の半導体素子がオ
   ンの時にオンになる極性を有し、 前記第１２の半導体素子は前記第９の半導体素子がオン
   の時にオンになる極性を有し、 前記第６の抵抗手段は、温度の上昇と共に抵抗値が低下
   する又は低下するように制御される回路素子から成り、 前記第３のフリップフロップのセット端子は前記第１０
   の半導体素子の第1の主端子に接続され、 前記第３のフリップフロップのリセット端子は、前記第
   ９の半導体素子の第1の主端子に接続され、 前記第３のフリップフロップの出力端子は、前記第３の
   駆動回路を介して前記第３のスイッチの制御端子に接続
   され、 前記第２の遅延回路は、第1及び第2の主端子とを有して
   いる第１３、第１４、第１５及び第１６の半導体素子
   と、第７及び第８の抵抗手段とを有し、 前記第１３の半導体素子の第1の主端子は前記第１５の
   半導体素子を介して前記第1の制御用電源手段に接続さ
   れ、その第2の主端子は前記第７の抵抗手段を介して前
   記グランド導体に接続され、その制御端子は前記第１の
   インバ−タ回路に接続され、 前記第１４の半導体素子の第１の主端子は前記第１６の
   半導体素子を介して前記第１の制御用電源手段に接続さ
   れ、その第２の主端子は前記第６の抵抗手段を介して前
   記グランド導体に接続され、その制御端子は前記第２の
   インバ−タ回路に接続され、 前記第１５の半導体素子の制御端子は前記第１４の半導
   体素子の第１の主端子に接続され、 前記第１６半導体素子の制御端子は前記第１３半導体素
   子の第１の主端子に接続され、 前記第１５の半導体素子は前記第１４の半導体素子がオ
   ンの時にオンになる極性を有し、 前記第１６の半導体素子は前記第１３の半導体素子がオ
   ンの時にオンになる極性を有し、 前記第８の抵抗手段は、温度の上昇と共に抵抗値が低下
   する又は低下するように制御される回路素子から成り、 前記第４のフリップフロップのセット端子は前記第１３
   の半導体素子の第1の主端子に接続され、 前記第４のフリップフロップのリセット端子は、前記第
   １４の半導体素子の第1の主端子に接続され、 前記第４のフリップフロップの出力端子は、前記第４の
   駆動回路を介して前記第４のスイッチの制御端子に接続
   されていることを特徴とするスイッチ回路装置。
9. 【請求項９】 前記第1の抵抗手段及び前記第3の抵抗
   手段は、温度の上昇と共に抵抗値が低下する又は低下す
   るように制御される回路素子から成ることを特徴とする
   請求項6又は7又は8記載のスイッチング回路装置。
10. 【請求項１０】 更に、前記第1の電源手段と前記第1及
    び第2のインバ−タ回路の電源端子との間に接続された
    電圧制御回路を有し、前記電圧制御回路は温度の上昇に
    従って出力電圧が高くなるような温度特性を有すること
    を特徴とする請求項1乃至8のいずれかに記載のスイッチ
    ング回路装置。