JPS61114614A - アナログ・スイツチ回路 - Google Patents
アナログ・スイツチ回路Info
- Publication number
- JPS61114614A JPS61114614A JP59235762A JP23576284A JPS61114614A JP S61114614 A JPS61114614 A JP S61114614A JP 59235762 A JP59235762 A JP 59235762A JP 23576284 A JP23576284 A JP 23576284A JP S61114614 A JPS61114614 A JP S61114614A
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- JP
- Japan
- Prior art keywords
- input terminal
- transistor
- terminal
- bipolar transistor
- reverse bias
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- Granted
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/0412—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/04126—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit in bipolar transistor switches
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、アナログ・スイッチ回路のスイッチング応
答の改良に関する。
答の改良に関する。
［従来の技術］
第３図は従来のアナログ・スイッチ回路の構成を示す図
である。第３図において、アナログ・スイッチ回路は、
入力端子１に与えられる信号をそのベース端子に受けて
オン・オフするトランジスタＱ８．Ｑ７と、電圧電源Ｖ
ＣＣにその各々のエミッタ端子が接続されてミラー回路
を構成するトランジスタＱ１．Ｑ２と、トランジスタＱ
１のコレクタ端子にそのコレクタ端子が接続され、かつ
ベース端子に一定のバイアス電圧■８が与えられ、かつ
さらにそのエミッタ端子がトランジスタＱ１のコレクタ
端子に接続されるトランジスタＱ３と、トランジスタＱ
２のコレクタ端子にそのコレクタが接続され、かつその
エミッタ端子がトランジスタＱ３のエミッタ端子および
トランジスタＱ１のコレクタ端子に接続され、かつさら
にそのベース端子がトランジスタＱ７および出力端子に
接続されるトランジスタＱ４と、そのコレクタが電圧電
源Ｖｃｃに接続され、かつそのベース端子がトランジス
タＱ２のコレクタ端子およびトランジスタＱ４のコレク
タ端子に接続され、かつさらにそのエミッタ端子がトラ
ンジスタＱ４のベース端子。
である。第３図において、アナログ・スイッチ回路は、
入力端子１に与えられる信号をそのベース端子に受けて
オン・オフするトランジスタＱ８．Ｑ７と、電圧電源Ｖ
ＣＣにその各々のエミッタ端子が接続されてミラー回路
を構成するトランジスタＱ１．Ｑ２と、トランジスタＱ
１のコレクタ端子にそのコレクタ端子が接続され、かつ
ベース端子に一定のバイアス電圧■８が与えられ、かつ
さらにそのエミッタ端子がトランジスタＱ１のコレクタ
端子に接続されるトランジスタＱ３と、トランジスタＱ
２のコレクタ端子にそのコレクタが接続され、かつその
エミッタ端子がトランジスタＱ３のエミッタ端子および
トランジスタＱ１のコレクタ端子に接続され、かつさら
にそのベース端子がトランジスタＱ７および出力端子に
接続されるトランジスタＱ４と、そのコレクタが電圧電
源Ｖｃｃに接続され、かつそのベース端子がトランジス
タＱ２のコレクタ端子およびトランジスタＱ４のコレク
タ端子に接続され、かつさらにそのエミッタ端子がトラ
ンジスタＱ４のベース端子。
トランジスタＱ７のコレクタ端子および出力端子２に接
続されるトランジスタＱ５とから構成される。スイッチ
回路の出力端子２には抵抗Ｒ７およびコンデンサＣ４が
互いに並列に接続される充放電回路と、充放電回路の電
圧と基準電圧（図示せず）とを比較する比較器３とが接
続される。
続されるトランジスタＱ５とから構成される。スイッチ
回路の出力端子２には抵抗Ｒ７およびコンデンサＣ４が
互いに並列に接続される充放電回路と、充放電回路の電
圧と基準電圧（図示せず）とを比較する比較器３とが接
続される。
次にこの回路の動作について説明する。まずスイッチ回
路のターンオン時について述べる。
路のターンオン時について述べる。
トランジスタＱ６．Ｑ７に与えられる信号の立ち上がり
に応答して、トランジスタＱ１〜Ｑ７からなるボルテー
ジフォＯア回路で構成されるアナログ・スイッチ回路は
オン状態となり、出力端子２へはトランジスタＱ３のベ
ースバイアス電圧ＶＢと同一のレベルの電圧信号が出力
される。この出力信号によりＣ，、Ｒ，からなる充放電
回路は充電される。比較器３はこの充放電回路の電圧レ
ベルを基準電圧（図示せず）と比較し、その電圧レベル
と基準電圧との差に応じた信号を出力する。
に応答して、トランジスタＱ１〜Ｑ７からなるボルテー
ジフォＯア回路で構成されるアナログ・スイッチ回路は
オン状態となり、出力端子２へはトランジスタＱ３のベ
ースバイアス電圧ＶＢと同一のレベルの電圧信号が出力
される。この出力信号によりＣ，、Ｒ，からなる充放電
回路は充電される。比較器３はこの充放電回路の電圧レ
ベルを基準電圧（図示せず）と比較し、その電圧レベル
と基準電圧との差に応じた信号を出力する。
次に、入力端子１に与えられる信号の立ち下がりに応答
してトランジスタＱ６．Ｑ７はオフ状態となり、アナロ
グ・スイッチ回路はオフ状態となる。出力端子２の電位
は、充放電回路からの時定数τ−０１・Ｒ１での放電に
より緩かな曲線を描いて低下する。
してトランジスタＱ６．Ｑ７はオフ状態となり、アナロ
グ・スイッチ回路はオフ状態となる。出力端子２の電位
は、充放電回路からの時定数τ−０１・Ｒ１での放電に
より緩かな曲線を描いて低下する。
従来のアナログ・スイッチ回路は上述のような構成で、
入力端子に与えられる信号に応答してオン・オフ動作を
行なっていた。
入力端子に与えられる信号に応答してオン・オフ動作を
行なっていた。
［発明が解決しようとする問題点］
第４図は、第３図の回路の入力端子および出力端子にお
ける信号の波形を示す図である。第４図において、破線
は理想の応答状態を示し、実線は第３図の回路の応答を
示す。
ける信号の波形を示す図である。第４図において、破線
は理想の応答状態を示し、実線は第３図の回路の応答を
示す。
第５図は第３図の回路の等価回路図である。第５図にお
いて、コンデンサＣ２はトランジスタＱ２、Ｃ４および
Ｃ５における浮遊容量を示す。
いて、コンデンサＣ２はトランジスタＱ２、Ｃ４および
Ｃ５における浮遊容量を示す。
以下、第４図および第５図を参照して問題点を説明する
。第４図に実線で示されるように、アナログ・スイッチ
回路のターンオフ時には出力端子にピーキングが生じ、
時定数τ−Ｃ４・Ｒ４での出力電圧の減衰の開始時刻に
遅れが生ずる。この結果、比較器３に入力される比較電
圧に時間的なずれが生じ、比較器３からの出力の入力信
号に対する応答の遅れがもたらされるという欠点があっ
た。
。第４図に実線で示されるように、アナログ・スイッチ
回路のターンオフ時には出力端子にピーキングが生じ、
時定数τ−Ｃ４・Ｒ４での出力電圧の減衰の開始時刻に
遅れが生ずる。この結果、比較器３に入力される比較電
圧に時間的なずれが生じ、比較器３からの出力の入力信
号に対する応答の遅れがもたらされるという欠点があっ
た。
このターンオフ時にピーキングが生ずる原因は、第５図
に示されるように、出力トランジスタＱ２゜Ｃ４および
Ｃ５においてコレクター基板間に形成される浮遊容」Ｃ
２にスイッチ回路がオン状態の間チャージアップされた
電荷が、スイッチ回路のターンオフの瞬間にトランジス
タＱ５のベースへ放電され、トランジスタＱ５はスイッ
チ回路のターンオフ後も短時間ながらオン状態にあるか
らである。
に示されるように、出力トランジスタＱ２゜Ｃ４および
Ｃ５においてコレクター基板間に形成される浮遊容」Ｃ
２にスイッチ回路がオン状態の間チャージアップされた
電荷が、スイッチ回路のターンオフの瞬間にトランジス
タＱ５のベースへ放電され、トランジスタＱ５はスイッ
チ回路のターンオフ後も短時間ながらオン状態にあるか
らである。
ε問題点を解決するための手段］
上述のピーキング現象は、出力段トランジスタの浮遊容
量にチャージアップされた電荷の影響による。したがっ
て、チャージアップされた電荷をトランジスタＱ５のベ
ースへ流入しないようにすればよいことになる。
量にチャージアップされた電荷の影響による。したがっ
て、チャージアップされた電荷をトランジスタＱ５のベ
ースへ流入しないようにすればよいことになる。
したがって、この発明においては、次の手段を設ける。
出力段トランジスタＱ２のコレクタおよびトランジスタ
Ｑ５のベースに、入力端子に与えられる信号の立ち下が
りに応答して逆バイアスを与える手段を設ける。
Ｑ５のベースに、入力端子に与えられる信号の立ち下が
りに応答して逆バイアスを与える手段を設ける。
［作用］
逆バイアス印加手段により、浮遊容量にチャージアップ
された電荷はスイッチ回路のターンオフ時に逆バイアス
印加手段に吸収され、トランジスタＱ５は瞬時にオフ状
態となる。したがって、ターンオフ時にピーキング現象
が生じなくてターンオフ時の応答の遅れがなくなり、正
確なスイッチング動作を行なうスイッチ回路が得られる
。
された電荷はスイッチ回路のターンオフ時に逆バイアス
印加手段に吸収され、トランジスタＱ５は瞬時にオフ状
態となる。したがって、ターンオフ時にピーキング現象
が生じなくてターンオフ時の応答の遅れがなくなり、正
確なスイッチング動作を行なうスイッチ回路が得られる
。
［発明の実施例］
第１図はこの発明の一実施例であるアナログ・スイッチ
回路の構成を示す図である。第１図において、第３図の
従来回路と同一部分には同一の符号が付されている。こ
の発明の特徴として、トランジスタＱ５のターンオフ時
に逆バイアスを印加するために、トランジスタＱ８が設
けられる。トランジスタＱ８は入力端子１に与えられる
信号と同期しかつ逆位相の信号を逆バイアス入力螺子４
を介してそのベース端子に受け、そのコレクタ端子を介
して逆バイアス信号の立ち上がりに同期してトランジス
タＱ５のベースに逆バイアスを印加する。
回路の構成を示す図である。第１図において、第３図の
従来回路と同一部分には同一の符号が付されている。こ
の発明の特徴として、トランジスタＱ５のターンオフ時
に逆バイアスを印加するために、トランジスタＱ８が設
けられる。トランジスタＱ８は入力端子１に与えられる
信号と同期しかつ逆位相の信号を逆バイアス入力螺子４
を介してそのベース端子に受け、そのコレクタ端子を介
して逆バイアス信号の立ち上がりに同期してトランジス
タＱ５のベースに逆バイアスを印加する。
また、トランジスタＱ４のコレクタ端子とトランジスタ
Ｑ５のベース端子との間には、逆バイアス印加時にトラ
ンジスタＱ４のベース−コレクタ間に生ずる逆方向電流
を防止するために、ダイオードＤ１がトランジスタＱ４
から見て逆方向に接続される。
Ｑ５のベース端子との間には、逆バイアス印加時にトラ
ンジスタＱ４のベース−コレクタ間に生ずる逆方向電流
を防止するために、ダイオードＤ１がトランジスタＱ４
から見て逆方向に接続される。
第２図は第１図の回路の入力端子および出力端子におけ
る信号の波形を示す図である。以下、動作についで説明
する。
る信号の波形を示す図である。以下、動作についで説明
する。
：ｌ
スイッチ回路のターンオン時の動作は従来回路と同様に
入力端子１に与えられる信号の立ち上がりに応答して、
スイッチ回路はオン状態となる。
入力端子１に与えられる信号の立ち上がりに応答して、
スイッチ回路はオン状態となる。
この結果出力端子２にはベースバイアス電圧ｖ！１と、
同一レベルの信号が出力される。ターンオン時にはトラ
ンジスタＱ８のベースには“Ｌ”レベルの信号が与えら
れているので、トランジスタＱ８はオフ状態である。
同一レベルの信号が出力される。ターンオン時にはトラ
ンジスタＱ８のベースには“Ｌ”レベルの信号が与えら
れているので、トランジスタＱ８はオフ状態である。
次に、ターンオフ時には、入力端子１へ与えられる信号
の立ち下がりに応答してトランジスタＱ６、Ｃ７はオフ
状態となり、スイッチ回路はオフ状態となる。このとき
、トランジスタＱ８のベース端子には逆バイアス入力端
子４を介して入力端子１への信号の立ち下がりに同期し
て立ち上がる逆バイアス信号が与えられ、トランジスタ
Ｑ８はオン状態となる。この結果、トランジスタＱ５の
ベースは強ルリ的に瞬時に逆バイアス（本実施例では接
地電位が与えられる）状態となり、浮Ｔｉ容爵（第３図
に示されるＣ２）に蓄積されている電荷はトランジスタ
Ｑ８に吸収され、トランジスタＱ５は瞬時にオフ状態と
なる。また、トランジスタＱ４のコレクタとトランジス
タＱ５のベース間にはダイオードＤ１が逆電流防止用に
接続されているので、トランジスタＱ４は保護されると
ともに、トランジスタＱ４における蓄積電荷はスイッチ
回路の動作に何ら影響を与えない。
の立ち下がりに応答してトランジスタＱ６、Ｃ７はオフ
状態となり、スイッチ回路はオフ状態となる。このとき
、トランジスタＱ８のベース端子には逆バイアス入力端
子４を介して入力端子１への信号の立ち下がりに同期し
て立ち上がる逆バイアス信号が与えられ、トランジスタ
Ｑ８はオン状態となる。この結果、トランジスタＱ５の
ベースは強ルリ的に瞬時に逆バイアス（本実施例では接
地電位が与えられる）状態となり、浮Ｔｉ容爵（第３図
に示されるＣ２）に蓄積されている電荷はトランジスタ
Ｑ８に吸収され、トランジスタＱ５は瞬時にオフ状態と
なる。また、トランジスタＱ４のコレクタとトランジス
タＱ５のベース間にはダイオードＤ１が逆電流防止用に
接続されているので、トランジスタＱ４は保護されると
ともに、トランジスタＱ４における蓄積電荷はスイッチ
回路の動作に何ら影響を与えない。
この結果、第２図に示されるように、スイッチ回路のタ
ーンオフ時にはピーキング現象が生じず時定数で−Ｇ、
・Ｒ４で減衰する理想的な出力電圧が出力される。
ーンオフ時にはピーキング現象が生じず時定数で−Ｇ、
・Ｒ４で減衰する理想的な出力電圧が出力される。
なお、本実施例においては、出力端子２にはコンデンサ
Ｃ１抵抗Ｒからなる充放電回路と比較器３が設けられて
いるが、外部回路はこれに限定されないことは言うまで
もない。たとえば、外部回路を電圧ホールド用コンデン
サとしてサンプル／ホールド回路とすることも可能であ
る。
Ｃ１抵抗Ｒからなる充放電回路と比較器３が設けられて
いるが、外部回路はこれに限定されないことは言うまで
もない。たとえば、外部回路を電圧ホールド用コンデン
サとしてサンプル／ホールド回路とすることも可能であ
る。
［発明の効果］
以上のように、この発明においては、スイッチ回路のタ
ーンオフ時に、スイッチ回路の出力段トランジスタに形
成される浮遊容量に蓄積された電荷を逆バイアスを印加
して吸収する構成にしている。したがって、スイッチ回
路のターンオフ時にピーキング現象などが生じず入力信
号に正確に応答したスイッチング動作を行なうスイッチ
回路が得られる。
ーンオフ時に、スイッチ回路の出力段トランジスタに形
成される浮遊容量に蓄積された電荷を逆バイアスを印加
して吸収する構成にしている。したがって、スイッチ回
路のターンオフ時にピーキング現象などが生じず入力信
号に正確に応答したスイッチング動作を行なうスイッチ
回路が得られる。
第１図はこの発明の一実旙例であるアナログ・スイッチ
回路の構成を示す因である。第２図は第１図の入出力端
子および逆バイアス入力端子における信号の波形を示す
因である。第３１！ｌは従来のアナログ・スイッチ回路
の構成を示す図である。 第４図は第３図の入力および出力端子における信号の波
形を示す図である。第５図は第３図の回路の等価回路図
である。 図において、１は入力端子、２は出力端子、４は逆バイ
アス入力端子、Ｑ１〜Ｑ８はバイポーラトランジスタ、
Ｄｌはダイオード。 なお、図中、同符号は同一または相当部を示す。 代理人 大 岩 増 雄 第１図 ２：出力端子 第３図 ２：出力婢子 第４図 第５区 １： Ｘ力立都子 ２： 巳力埠子
回路の構成を示す因である。第２図は第１図の入出力端
子および逆バイアス入力端子における信号の波形を示す
因である。第３１！ｌは従来のアナログ・スイッチ回路
の構成を示す図である。 第４図は第３図の入力および出力端子における信号の波
形を示す図である。第５図は第３図の回路の等価回路図
である。 図において、１は入力端子、２は出力端子、４は逆バイ
アス入力端子、Ｑ１〜Ｑ８はバイポーラトランジスタ、
Ｄｌはダイオード。 なお、図中、同符号は同一または相当部を示す。 代理人 大 岩 増 雄 第１図 ２：出力端子 第３図 ２：出力婢子 第４図 第５区 １： Ｘ力立都子 ２： 巳力埠子
Claims (3)
- （１）信号入力端子と、 前記入力端子に与えられる入力信号に応答してオン・オ
フする第１および第２のバイポーラトランジスタと、 電源電圧からの電流を受けて定電流を出力する電流ミラ
ー回路と、 前記電流ミラー回路からの前記定電流を受け、一方の入
力端子には一定の電圧が与えられ、前記第１バイポーラ
トランジスタのオン・オフ動作に応答してオン・オフ動
作をする差動増幅回路と、前記第２のバイポーラトラン
ジスタのオン・オフ動作に応じてオン・オフ動作をし、
かつ前記差動増幅回路の他方入力端子の電位を制御する
出力バイポーラトランジスタとを含むアナログ・スイッ
チ回路であって、 前記入力信号に同期して前記出力バイポーラトランジス
タの入力端子に逆バイアスを印加する手段をさらに備え
る、アナログ・スイッチ回路。 - （２）前記逆バイアス印加手段は、 前記入力信号に同期しかつ逆位相の信号をその入力端子
に受けるバイポーラトランジスタである、特許請求の範
囲第１項記載のアナログ・スイッチ回路。 - （３）前記差動増幅回路は、前記一方入力端子を有する
第３のバイポーラトランジスタと、前記他方入力端子を
有する第４のバイポーラトランジスタとから構成されて
おり、 前記アナログ・スイッチ回路は、さらに前記第４のバイ
ポーラトランジスタの出力端子と前記出力バイポーラト
ランジスタの入力端子との間に逆電流防止用ダイオード
を備える、特許請求の範囲第１項または第２項記載のア
ナログ・スイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59235762A JPH0681024B2 (ja) | 1984-11-08 | 1984-11-08 | アナログ・スイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59235762A JPH0681024B2 (ja) | 1984-11-08 | 1984-11-08 | アナログ・スイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61114614A true JPS61114614A (ja) | 1986-06-02 |
| JPH0681024B2 JPH0681024B2 (ja) | 1994-10-12 |
Family
ID=16990856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59235762A Expired - Fee Related JPH0681024B2 (ja) | 1984-11-08 | 1984-11-08 | アナログ・スイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0681024B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0262112A (ja) * | 1988-08-29 | 1990-03-02 | Matsushita Electric Ind Co Ltd | アナログスイッチ回路の出力リーク除去回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55159630A (en) * | 1979-05-30 | 1980-12-11 | Mitsubishi Electric Corp | Analog switch |
| JPS58123211A (ja) * | 1982-01-19 | 1983-07-22 | Fuji Electric Co Ltd | トランジスタのベ−ス回路 |
-
1984
- 1984-11-08 JP JP59235762A patent/JPH0681024B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55159630A (en) * | 1979-05-30 | 1980-12-11 | Mitsubishi Electric Corp | Analog switch |
| JPS58123211A (ja) * | 1982-01-19 | 1983-07-22 | Fuji Electric Co Ltd | トランジスタのベ−ス回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0262112A (ja) * | 1988-08-29 | 1990-03-02 | Matsushita Electric Ind Co Ltd | アナログスイッチ回路の出力リーク除去回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0681024B2 (ja) | 1994-10-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |