JPH05110406A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPH05110406A JPH05110406A JP3295018A JP29501891A JPH05110406A JP H05110406 A JPH05110406 A JP H05110406A JP 3295018 A JP3295018 A JP 3295018A JP 29501891 A JP29501891 A JP 29501891A JP H05110406 A JPH05110406 A JP H05110406A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- gate
- discharge
- voltage
- bias
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
- H03K19/01742—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by means of a pull-up or down element
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】高速動作が可能な出力回路を得る。
【構成】ソースホロワトランジスタとバイアストランジ
スタを直列接続した出力バッファにおいて、ディスチャ
ージ時に、上記バイアストランジスタのゲートに所定の
パルス電圧を印加すると共に、上記ソースホロワトラン
ジスタをＯＦＦする構成にする。
スタを直列接続した出力バッファにおいて、ディスチャ
ージ時に、上記バイアストランジスタのゲートに所定の
パルス電圧を印加すると共に、上記ソースホロワトラン
ジスタをＯＦＦする構成にする。
Description
【０００１】
【産業上の利用分野】本発明は、出力回路に関するもの
である。
である。
【０００２】
【従来の技術】図３は出力回路の従来例を示すものであ
る。ソースホロワトランジスタＮ１とバイアストランジ
スタＮ２を直列接続して出力バッファを構成し、その出
力端子には負荷Ｌを接続する。Ｎ４はディスチャージ用
トランジスタであり、バッファの出力端子に接続されて
いる。
る。ソースホロワトランジスタＮ１とバイアストランジ
スタＮ２を直列接続して出力バッファを構成し、その出
力端子には負荷Ｌを接続する。Ｎ４はディスチャージ用
トランジスタであり、バッファの出力端子に接続されて
いる。
【０００３】そして、ソースホロワトランジスタＮ１の
ゲートには入力電圧ＶＩＮが供給され、ディスチャージ
用トランジスタＮ４のゲートには、図４に示すようなデ
ィスチャージ用のパルス信号ＤＩＳが供給され、バイア
ストランジスタＮ２のゲートには図４に示すような一定
のバイアス電圧Ｖｂが印加されている。
ゲートには入力電圧ＶＩＮが供給され、ディスチャージ
用トランジスタＮ４のゲートには、図４に示すようなデ
ィスチャージ用のパルス信号ＤＩＳが供給され、バイア
ストランジスタＮ２のゲートには図４に示すような一定
のバイアス電圧Ｖｂが印加されている。
【０００４】従って、入力電圧ＶＩＮがソースホロワト
ランジスタＮ１のゲートに印加され、また一定のバイア
ス電圧ＶｂがバイアストランジスタＮ２のゲートに印加
されると、入力電圧ＶＩＮに応じた出力電圧が負荷に出
力される。また、周期的な入力電圧の変化に対しては、
ディスチャージ用のパルス信号ＤＩＳをＶＤＤにしてデ
ィスチャージ用トランジスタＮ４のゲートに印加し、該
トランジスタＮ４をＯＮにして負荷Ｌの電荷をディスチ
ャージした後、入力電圧に応じて負荷をチャ−ジしてい
る。
ランジスタＮ１のゲートに印加され、また一定のバイア
ス電圧ＶｂがバイアストランジスタＮ２のゲートに印加
されると、入力電圧ＶＩＮに応じた出力電圧が負荷に出
力される。また、周期的な入力電圧の変化に対しては、
ディスチャージ用のパルス信号ＤＩＳをＶＤＤにしてデ
ィスチャージ用トランジスタＮ４のゲートに印加し、該
トランジスタＮ４をＯＮにして負荷Ｌの電荷をディスチ
ャージした後、入力電圧に応じて負荷をチャ−ジしてい
る。
【０００５】
【発明が解決しようとする課題】上記従来の装置におい
ては、ディスチャージ用トランジスタＮ４の能力が限ら
れているために、負荷をディスチャージするとき時間が
かかり、さらにディスチャージ後再度入力電圧に対応し
た出力を得るために再度チャージする必要があった。本
発明は、上記従来の問題を解決するもので、高速動作可
能な出力回路を提供することを目的とするものである。
ては、ディスチャージ用トランジスタＮ４の能力が限ら
れているために、負荷をディスチャージするとき時間が
かかり、さらにディスチャージ後再度入力電圧に対応し
た出力を得るために再度チャージする必要があった。本
発明は、上記従来の問題を解決するもので、高速動作可
能な出力回路を提供することを目的とするものである。
【０００６】
【課題を解決するための手段】本発明は上記の問題を解
決するため、ソースホロワトランジスタとバイアストラ
ンジスタとを直列に設けた出力バッファにおいて、上記
バイアストランジスタのゲートに周期的な入力電圧に同
期してパルス状の電圧を印加する手段を設けた構成にす
る。また、上記パルス状の電圧に同期して上記ソースホ
ロワトランジスタを遮断状態にする手段を設けた構成に
する。
決するため、ソースホロワトランジスタとバイアストラ
ンジスタとを直列に設けた出力バッファにおいて、上記
バイアストランジスタのゲートに周期的な入力電圧に同
期してパルス状の電圧を印加する手段を設けた構成にす
る。また、上記パルス状の電圧に同期して上記ソースホ
ロワトランジスタを遮断状態にする手段を設けた構成に
する。
【０００７】
【作用】上記の構成によれば、一定の周期で入力電圧に
応じた出力電圧が負荷に出力された後、負荷の電荷をデ
ィスチャージするとき、ディスチャージ用トランジスタ
Ｎ４のゲート電圧をＶＤＤレベルにして導通させると同
時に、バイアストランジスタＮ２のゲートにパルス状の
電圧が印加されるので、ディスチャージが両トランジス
タＮ２、Ｎ４を介して行われ、ディスチャージ能力が増
大し、ディスチャ−ジに要する時間を短縮できるととも
に、上記ゲ−ト信号（ＤＩＳ）の期間を調整することに
よりＧＮＤレベルまでディスチャ−ジさせずに再度入力
電圧に対応した出力を得るためのチャ−ジを開始させ、
チャ−ジに要する時間を短縮できる。
応じた出力電圧が負荷に出力された後、負荷の電荷をデ
ィスチャージするとき、ディスチャージ用トランジスタ
Ｎ４のゲート電圧をＶＤＤレベルにして導通させると同
時に、バイアストランジスタＮ２のゲートにパルス状の
電圧が印加されるので、ディスチャージが両トランジス
タＮ２、Ｎ４を介して行われ、ディスチャージ能力が増
大し、ディスチャ−ジに要する時間を短縮できるととも
に、上記ゲ−ト信号（ＤＩＳ）の期間を調整することに
よりＧＮＤレベルまでディスチャ−ジさせずに再度入力
電圧に対応した出力を得るためのチャ−ジを開始させ、
チャ−ジに要する時間を短縮できる。
【０００８】その結果、出力回路の動作が高速になる。
また、上記パルス状の電圧と同期してソースホロワトラ
ンジスタＮ１をＯＦＦにするので、ソースホロワトラン
ジスタＮ１からバイアストランジスタＮ２への貫通電流
が減少する。
また、上記パルス状の電圧と同期してソースホロワトラ
ンジスタＮ１をＯＦＦにするので、ソースホロワトラン
ジスタＮ１からバイアストランジスタＮ２への貫通電流
が減少する。
【０００９】
【実施例】図１は本発明の一実施例の回路図であり、上
記従来例として説明した図３に対応する部分は同一符号
を付し説明を省略する。図１において、Ｎ３はディスチ
ャージ用トランジスタであり、ソースホロワトランジス
タＮ１のゲートとＧＮＤ間に設けられる。そして、この
トランジスタＮ３のゲートには、他のディスチャージ用
トランジスタＮ４のゲートに印加される図４に示したデ
ィスチャージ用のパルス信号ＤＩＳが印加される。ま
た、バイアストランジスタＮ２のゲートには、図２のＶ
Ｂで示すように、常時は一定のバイアス電圧を、またデ
ィスチャージ時には一定レベルのパルス状の電圧を印加
する。
記従来例として説明した図３に対応する部分は同一符号
を付し説明を省略する。図１において、Ｎ３はディスチ
ャージ用トランジスタであり、ソースホロワトランジス
タＮ１のゲートとＧＮＤ間に設けられる。そして、この
トランジスタＮ３のゲートには、他のディスチャージ用
トランジスタＮ４のゲートに印加される図４に示したデ
ィスチャージ用のパルス信号ＤＩＳが印加される。ま
た、バイアストランジスタＮ２のゲートには、図２のＶ
Ｂで示すように、常時は一定のバイアス電圧を、またデ
ィスチャージ時には一定レベルのパルス状の電圧を印加
する。
【００１０】従って、入力電圧ＶＩＮがバッファを構成
するソースホロワトランジスタＮ１のゲートに印加さ
れ、またバッファの他のトランジスタであるバイアスト
ランジスタＮ２のゲートには一定のバイアス電圧ＶＢが
印加されると、バッファの出力端子からは上記入力電圧
に対応した電圧が出力され負荷Ｌに供給される。
するソースホロワトランジスタＮ１のゲートに印加さ
れ、またバッファの他のトランジスタであるバイアスト
ランジスタＮ２のゲートには一定のバイアス電圧ＶＢが
印加されると、バッファの出力端子からは上記入力電圧
に対応した電圧が出力され負荷Ｌに供給される。
【００１１】次に、負荷Ｌに出力された電荷を一定周期
でディスチャージするとき、ディスチャージ用トランジ
スタＮ３、Ｎ４のゲート信号（ＤＩＳ）をＶＤＤレベル
にすると同時に、バイアストランジスタＮ２のゲートに
も一定レベルのパルス状の電圧を印加すると、バイアス
トランジスタＮ２のインピーダンスが小さくなり負荷の
電荷はディスチャージ用トランジスタＮ４だけでなくバ
イアストランジスタＮ２によってもディスチャージされ
る。
でディスチャージするとき、ディスチャージ用トランジ
スタＮ３、Ｎ４のゲート信号（ＤＩＳ）をＶＤＤレベル
にすると同時に、バイアストランジスタＮ２のゲートに
も一定レベルのパルス状の電圧を印加すると、バイアス
トランジスタＮ２のインピーダンスが小さくなり負荷の
電荷はディスチャージ用トランジスタＮ４だけでなくバ
イアストランジスタＮ２によってもディスチャージされ
る。
【００１２】従って、一度に大量の電荷をディスチャー
ジすることができ、ディスチャージに要する時間が短縮
されると共に、上記ゲート信号（ＤＩＳ）の期間を調整
することによりＧＮＤレベルまでディスチャージさせず
に再度入力電圧に対応した出力を得るためのチャージを
開始させ、チャージに要する時間を短縮できるので、高
速動作が可能になる。
ジすることができ、ディスチャージに要する時間が短縮
されると共に、上記ゲート信号（ＤＩＳ）の期間を調整
することによりＧＮＤレベルまでディスチャージさせず
に再度入力電圧に対応した出力を得るためのチャージを
開始させ、チャージに要する時間を短縮できるので、高
速動作が可能になる。
【００１３】また、負荷Ｌの電荷をディスチャージして
いる期間は、ディスチャージ用トランジスタＮ３のゲー
トがＶＤＤレベルになっているので、該トランジスタの
ドレイン側がＧＮＤレベルになり、ソースホロワトラン
ジスタＮ１をＯＦＦ状態にする。従って、ソースホロワ
トランジスタＮ１からバイアストランジスタＮ２への貫
通電流が低減する。更に、高速動作が必要でない場合
は、ディスチャージ用トランジスタはトランジスタＮ２
とＮ３でよいことから、トランジスタ数を低減でき回路
を小型化することができる。
いる期間は、ディスチャージ用トランジスタＮ３のゲー
トがＶＤＤレベルになっているので、該トランジスタの
ドレイン側がＧＮＤレベルになり、ソースホロワトラン
ジスタＮ１をＯＦＦ状態にする。従って、ソースホロワ
トランジスタＮ１からバイアストランジスタＮ２への貫
通電流が低減する。更に、高速動作が必要でない場合
は、ディスチャージ用トランジスタはトランジスタＮ２
とＮ３でよいことから、トランジスタ数を低減でき回路
を小型化することができる。
【００１４】
【発明の効果】本発明は以上のような構成であるので、
出力バッファのバイアストランジスタがディスチャージ
期間はディスチャージ用トランジスタとして働くので、
本来のディスチャージ用トランジスタと共にディスチャ
ージを行い、ディスチャージの時間を短縮でき、ディス
チャ−ジの期間を調整することによってＧＮＤレベルま
でディスチャ−ジせず、再度入力電圧に対応したチャ−
ジを開始するので、チャ−ジに要する時間を短縮でき、
高速動作が可能となる。また、ディスチャージ期間、出
力バッファのソースホロワトランジスタをＯＦＦ状態に
するので貫通電流を低減させることができる。
出力バッファのバイアストランジスタがディスチャージ
期間はディスチャージ用トランジスタとして働くので、
本来のディスチャージ用トランジスタと共にディスチャ
ージを行い、ディスチャージの時間を短縮でき、ディス
チャ−ジの期間を調整することによってＧＮＤレベルま
でディスチャ−ジせず、再度入力電圧に対応したチャ−
ジを開始するので、チャ−ジに要する時間を短縮でき、
高速動作が可能となる。また、ディスチャージ期間、出
力バッファのソースホロワトランジスタをＯＦＦ状態に
するので貫通電流を低減させることができる。
【図１】 本発明の一実施例の回路図。
【図２】 本発明の一実施例の動作説明図。
【図３】 従来例の回路図。
【図４】 従来例の動作説明図。
Ｎ１ ソースホロワトランジスタ Ｎ２ バイアストランジスタ Ｎ３ ディスチャージ用トランジスタ
Claims (2)
- 【請求項１】ソースホロワトランジスタとバイアストラ
ンジスタとを直列に設けた出力バッファにおいて、上記
バイアストランジスタのゲートに周期的な入力電圧に同
期してパルス状の電圧を印加する手段を設けたことを特
徴とする出力回路。 - 【請求項２】ソースホロワトランジスタとバイアストラ
ンジスタとを直列に設けた出力バッファにおいて、上記
バイアストランジスタのゲートに周期的な入力電圧に同
期してパルス状の電圧を印加する手段と、上記パルス状
の電圧に同期して上記ソースホロワトランジスタを遮断
状態にする手段を設けたことを特徴とする出力回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3295018A JP2761136B2 (ja) | 1991-10-14 | 1991-10-14 | 出力回路 |
| EP92309290A EP0537970B1 (en) | 1991-10-14 | 1992-10-13 | Output circuit with buffer |
| DE69232600T DE69232600T2 (de) | 1991-10-14 | 1992-10-13 | Ausgangsschaltung mit Puffer |
| US07/960,872 US5289063A (en) | 1991-10-14 | 1992-10-14 | Output circuit with buffer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3295018A JP2761136B2 (ja) | 1991-10-14 | 1991-10-14 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05110406A true JPH05110406A (ja) | 1993-04-30 |
| JP2761136B2 JP2761136B2 (ja) | 1998-06-04 |
Family
ID=17815270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3295018A Expired - Lifetime JP2761136B2 (ja) | 1991-10-14 | 1991-10-14 | 出力回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5289063A (ja) |
| EP (1) | EP0537970B1 (ja) |
| JP (1) | JP2761136B2 (ja) |
| DE (1) | DE69232600T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009198801A (ja) * | 2008-02-21 | 2009-09-03 | Oki Semiconductor Co Ltd | 負荷容量の駆動回路 |
| JP2013542690A (ja) * | 2010-11-05 | 2013-11-21 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 高速データレートによる直列データ伝送のための装置および方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7417903B2 (en) * | 2005-09-29 | 2008-08-26 | Hynix Semiconductor Inc. | Core voltage generator and method for generating core voltage in semiconductor memory device |
| US9385718B1 (en) | 2013-10-18 | 2016-07-05 | Altera Corporation | Input-output buffer circuit with a gate bias generator |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63199507A (ja) * | 1987-02-13 | 1988-08-18 | Nec Corp | 出力段回路 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3393325A (en) * | 1965-07-26 | 1968-07-16 | Gen Micro Electronics Inc | High speed inverter |
| US3395291A (en) * | 1965-09-07 | 1968-07-30 | Gen Micro Electronics Inc | Circuit employing a transistor as a load element |
| US3479523A (en) * | 1966-09-26 | 1969-11-18 | Ibm | Integrated nor logic circuit |
| JPS59140725A (ja) * | 1983-01-31 | 1984-08-13 | Nec Corp | 論理回路 |
| US4642491A (en) * | 1983-06-24 | 1987-02-10 | International Business Machines Corporation | Single transistor driver circuit |
| JP2619415B2 (ja) * | 1987-09-24 | 1997-06-11 | 株式会社日立製作所 | 半導体論理回路 |
| JPH0229115A (ja) * | 1988-07-19 | 1990-01-31 | Toshiba Corp | 出力回路 |
| JPH0777345B2 (ja) * | 1988-11-04 | 1995-08-16 | 三菱電機株式会社 | 半導体装置 |
-
1991
- 1991-10-14 JP JP3295018A patent/JP2761136B2/ja not_active Expired - Lifetime
-
1992
- 1992-10-13 DE DE69232600T patent/DE69232600T2/de not_active Expired - Lifetime
- 1992-10-13 EP EP92309290A patent/EP0537970B1/en not_active Expired - Lifetime
- 1992-10-14 US US07/960,872 patent/US5289063A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63199507A (ja) * | 1987-02-13 | 1988-08-18 | Nec Corp | 出力段回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009198801A (ja) * | 2008-02-21 | 2009-09-03 | Oki Semiconductor Co Ltd | 負荷容量の駆動回路 |
| US7948278B2 (en) | 2008-02-21 | 2011-05-24 | Oki Semiconductor Co., Ltd. | Load capacity driving circuit |
| JP2013542690A (ja) * | 2010-11-05 | 2013-11-21 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 高速データレートによる直列データ伝送のための装置および方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5289063A (en) | 1994-02-22 |
| DE69232600D1 (de) | 2002-06-13 |
| EP0537970A3 (en) | 1993-08-18 |
| JP2761136B2 (ja) | 1998-06-04 |
| EP0537970B1 (en) | 2002-05-08 |
| DE69232600T2 (de) | 2002-11-07 |
| EP0537970A2 (en) | 1993-04-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4874971A (en) | Edge-sensitive dynamic switch | |
| US4628218A (en) | Driving circuit suppressing peak value of charging current from power supply to capacitive load | |
| JPS6160614B2 (ja) | ||
| JPH07154221A (ja) | 遅延回路 | |
| US4812687A (en) | Dual direction integrating delay circuit | |
| US4129794A (en) | Electrical integrated circuit chips | |
| JPH0691444B2 (ja) | 相補形絶縁ゲ−トインバ−タ | |
| JPH05110406A (ja) | 出力回路 | |
| US4468576A (en) | Inverter circuit having transistors operable in a shallow saturation region for avoiding fluctuation of electrical characteristics | |
| JPS6144414B2 (ja) | ||
| JP3151329B2 (ja) | データ出力回路 | |
| JP2793390B2 (ja) | 同期分離回路 | |
| US4914323A (en) | Boot-strap type signal generating circuit | |
| EP0109004B1 (en) | Low power clock generator | |
| US5874842A (en) | Sample and hold circuit having quick resetting function | |
| JPS58181321A (ja) | 固体走査回路 | |
| US5861765A (en) | Analogue delay circuit with a constant delay time | |
| JPS62117411A (ja) | パルス幅制御回路 | |
| JP2690512B2 (ja) | 周波数てい倍回路 | |
| JP2693545B2 (ja) | パルス遅延回路 | |
| JPS62252592A (ja) | 半導体記憶装置 | |
| JPH063870B2 (ja) | 出力回路 | |
| KR930009425B1 (ko) | 시스템 초기리세트회로 | |
| JPH06104654A (ja) | 信号出力回路 | |
| JPS62185407A (ja) | 論理回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080320 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090320 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100320 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100320 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110320 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120320 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120320 Year of fee payment: 14 |