JPH0691444B2 - 相補形絶縁ゲ−トインバ−タ - Google Patents
相補形絶縁ゲ−トインバ−タInfo
- Publication number
- JPH0691444B2 JPH0691444B2 JP62041837A JP4183787A JPH0691444B2 JP H0691444 B2 JPH0691444 B2 JP H0691444B2 JP 62041837 A JP62041837 A JP 62041837A JP 4183787 A JP4183787 A JP 4183787A JP H0691444 B2 JPH0691444 B2 JP H0691444B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- channel
- inverter
- insulated gate
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00195—Layout of the delay element using FET's
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、遅延された出力波形を送出する相補形絶縁
ゲートトランジスタ（以下CMISトランジスタと称する）
に関するものである。
ゲートトランジスタ（以下CMISトランジスタと称する）
に関するものである。
従来のCMISトランジスタ回路においては、出力信号を遅
延させるために入力端と電源電位または接地電位間に波
形整形用のコンデンサを接続したものが用いられてい
る。
延させるために入力端と電源電位または接地電位間に波
形整形用のコンデンサを接続したものが用いられてい
る。
第４図は従来のCMISトランジスタ回路の例である。図に
おいて、１は入力信号を印加する入力端子、３は出力信
号を取り出す出力端子である。Tr1はＰチャネルMISトラ
ンジスタ、Tr2はＮチヤネルMISトランジスタであり、両
者でインバータ回路Ａを構成している。C1はＰチャネル
MOSコンデンサである。
おいて、１は入力信号を印加する入力端子、３は出力信
号を取り出す出力端子である。Tr1はＰチャネルMISトラ
ンジスタ、Tr2はＮチヤネルMISトランジスタであり、両
者でインバータ回路Ａを構成している。C1はＰチャネル
MOSコンデンサである。
このように構成された回路の動作を第５図に示すタイミ
ングチヤートによつて説明する。第４図の入力端子１に
供給される第５図（ａ）に示す入力信号が立ち上がると
きは、ゲートがローレベルでソース・ドレインがハイレ
ベルであるＰチヤネルMOSコンデンサC1のチヤネルは最
初から形成されており、そのコンデンサに電荷が蓄積さ
れるため出力信号は第５図（ｂ）に示すように遅延す
る。それに対して入力信号が立ち下がるときはゲートが
ハイレベルであるので、ＰチヤネルMOSコンデンサのチ
ヤネルは形成されておらず、出力信号の立ち上がりは第
５図（ｂ）に示すように遅延が小さい。従つて出力端子
３では立ち下がり波形のみ大きく遅延した出力信号が得
られる。
ングチヤートによつて説明する。第４図の入力端子１に
供給される第５図（ａ）に示す入力信号が立ち上がると
きは、ゲートがローレベルでソース・ドレインがハイレ
ベルであるＰチヤネルMOSコンデンサC1のチヤネルは最
初から形成されており、そのコンデンサに電荷が蓄積さ
れるため出力信号は第５図（ｂ）に示すように遅延す
る。それに対して入力信号が立ち下がるときはゲートが
ハイレベルであるので、ＰチヤネルMOSコンデンサのチ
ヤネルは形成されておらず、出力信号の立ち上がりは第
５図（ｂ）に示すように遅延が小さい。従つて出力端子
３では立ち下がり波形のみ大きく遅延した出力信号が得
られる。
第６図は第４図におけるＰチヤネルMOSコンデンサC1の
代わりにＮチヤネルMOSコンデンサとして接続先を変更
したものであり、その特性は第７図に示すように、出力
端子３では立ち上がり波形のみが大きく遅延した出力信
号が得られる。
代わりにＮチヤネルMOSコンデンサとして接続先を変更
したものであり、その特性は第７図に示すように、出力
端子３では立ち上がり波形のみが大きく遅延した出力信
号が得られる。
このように従来の回路は出力波形の立ち上がりまたは立
ち下がり時間が長くなるという問題を有していた。
ち下がり時間が長くなるという問題を有していた。
この発明はこのような問題を解決するためになされたも
ので、出力信号の立ち上がりまたは立ち下がり時間の短
い出力波形を得られる回路を提供することにある。
ので、出力信号の立ち上がりまたは立ち下がり時間の短
い出力波形を得られる回路を提供することにある。
このような目的を達成するためにこの発明は、インバー
タの入力側にＮチヤネルおよびＰチヤネルのMISトラン
ジスタの並列体を挿入したものである。
タの入力側にＮチヤネルおよびＰチヤネルのMISトラン
ジスタの並列体を挿入したものである。
インバータの出力信号がMISトランジスタの並列体に帰
還され、出力波形が遅延される。
還され、出力波形が遅延される。
第１図はこの発明の一実施例を示す回路図である。図に
おいて、Tr3はＰチヤネルMISトランジスタ、Tr4はＮチ
ヤネルMISトランジスタであり、両トランジスタのゲー
トはインバータの出力信号が供給されるようになつてい
る。このように構成された装置の動作を第２図に示すタ
イミングチヤートを用いて説明する。第２図はCMISイン
バータ回路Ａの閾値を高く設定したときの動作例であ
る。第２図（ａ）に示す入力信号が低レベルの時はトラ
ンジスタTr4がオン状態になつているので入力信号の立
ち上がりとともに第２図（ｂ）に示す第１図のａ点の電
位も自動的に立ち上がり、ａ点と出力信号の電位差がト
ランジスタTr4の閾値を切つた時点、すなわち第２図
（ｂ）の時点t1においてトランジスタTr4はオフ状態に
なつてａ点は浮いた状態になり、その電位は第２図
（ｂ）に示すように一定になる。しかし出力信号は第２
図（ｃ）に示すように時点t2まで徐々に低下し、その電
圧と入力信号との電位差がトランジスタTr3の閾値を越
えた時点t2で、今度はトランジスタTr3がオン状態とな
る。
おいて、Tr3はＰチヤネルMISトランジスタ、Tr4はＮチ
ヤネルMISトランジスタであり、両トランジスタのゲー
トはインバータの出力信号が供給されるようになつてい
る。このように構成された装置の動作を第２図に示すタ
イミングチヤートを用いて説明する。第２図はCMISイン
バータ回路Ａの閾値を高く設定したときの動作例であ
る。第２図（ａ）に示す入力信号が低レベルの時はトラ
ンジスタTr4がオン状態になつているので入力信号の立
ち上がりとともに第２図（ｂ）に示す第１図のａ点の電
位も自動的に立ち上がり、ａ点と出力信号の電位差がト
ランジスタTr4の閾値を切つた時点、すなわち第２図
（ｂ）の時点t1においてトランジスタTr4はオフ状態に
なつてａ点は浮いた状態になり、その電位は第２図
（ｂ）に示すように一定になる。しかし出力信号は第２
図（ｃ）に示すように時点t2まで徐々に低下し、その電
圧と入力信号との電位差がトランジスタTr3の閾値を越
えた時点t2で、今度はトランジスタTr3がオン状態とな
る。
前述したようにMISインバータＡの閾値は高く設定して
あるので、第１図のａ点の電位の再上昇とともに時点t2
においてCMISインバータＡの反転が起こり、出力信号は
第２図（ｃ）に示すように急激に降下する。第１図ａ点
の電位は再び上昇し、入力信号の電位と等しくなる。
あるので、第１図のａ点の電位の再上昇とともに時点t2
においてCMISインバータＡの反転が起こり、出力信号は
第２図（ｃ）に示すように急激に降下する。第１図ａ点
の電位は再び上昇し、入力信号の電位と等しくなる。
入力信号の立ち下がり時はトランジスタTr3および４が
順次オン状態になり、出力信号の立ち上がりが急激に起
こる。
順次オン状態になり、出力信号の立ち上がりが急激に起
こる。
従つて、立ち上がり時および立ち下がり時の時間が延び
ることなく速やかな変化で遅延した出力波形が得られ
る。
ることなく速やかな変化で遅延した出力波形が得られ
る。
第３図は第１図に示したCMISインバータ回路Ａの閾値を
低く設定したときの動作例である。第３図（ａ）に示す
ように入力信号の立ち上がり時にはトランジスタTr3,4
が順次オン状態となり、入力信号の立ち下がり時はトラ
ンジスタTr3がオン状態からオフ状態に変り、第３図
（ｃ）に示すように出力信号が徐々に上昇してトランジ
スタTr4がオン状態になり、遅延が生じるとともに、そ
の後、急激な出力反転が起こる。従つて、立ち上がり、
立ち下がり時間が伸びることなく、立ち下がりタイミン
グだけが遅延した出力波形が得られる。
低く設定したときの動作例である。第３図（ａ）に示す
ように入力信号の立ち上がり時にはトランジスタTr3,4
が順次オン状態となり、入力信号の立ち下がり時はトラ
ンジスタTr3がオン状態からオフ状態に変り、第３図
（ｃ）に示すように出力信号が徐々に上昇してトランジ
スタTr4がオン状態になり、遅延が生じるとともに、そ
の後、急激な出力反転が起こる。従つて、立ち上がり、
立ち下がり時間が伸びることなく、立ち下がりタイミン
グだけが遅延した出力波形が得られる。
以上説明したようにこの発明は、CMISインバータ回路の
入力側にＮチヤネルおよびＰチヤネルのMISトランジス
タの並列体を設けたので、立ち上がりまたは立ち下がり
時間が短かい状態で遅延された出力波形が得られるとい
う効果を有する。
入力側にＮチヤネルおよびＰチヤネルのMISトランジス
タの並列体を設けたので、立ち上がりまたは立ち下がり
時間が短かい状態で遅延された出力波形が得られるとい
う効果を有する。
第１図はこの発明の一実施例を示す回路図、第２図は第
１図の動作を説明するためのタイミングチヤート、第３
図は他の実施例のタイミングチヤート、第４図および第
６図は従来例を示す回路図、第５図および第７図は第４
図および第６図の動作を説明するためのタイミングチヤ
ートである。 １……入力端子、３……出力端子、Tr1〜Tr4……MISト
ランジスタ。
１図の動作を説明するためのタイミングチヤート、第３
図は他の実施例のタイミングチヤート、第４図および第
６図は従来例を示す回路図、第５図および第７図は第４
図および第６図の動作を説明するためのタイミングチヤ
ートである。 １……入力端子、３……出力端子、Tr1〜Tr4……MISト
ランジスタ。
Claims (1)
- 【請求項１】相補形絶縁ゲートトランジスタによって構
成したインバータと、ＰチャネルおよびＮチャネル相補
形絶縁ゲートトランジスタの並列体とを備え、外部入力
信号が前記並列体を介して前記インバータに入力される
とともに、前記並列体を構成する両トランジスタのゲー
トが前記インバータの出力に接続されることを特徴とす
る相補形絶縁ゲートインバータ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62041837A JPH0691444B2 (ja) | 1987-02-25 | 1987-02-25 | 相補形絶縁ゲ−トインバ−タ |
| US07/155,541 US4914326A (en) | 1987-02-25 | 1988-02-12 | Delay circuit |
| US07/459,238 US5063313A (en) | 1987-02-25 | 1989-12-29 | Delay circuit employing different threshold fet's |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62041837A JPH0691444B2 (ja) | 1987-02-25 | 1987-02-25 | 相補形絶縁ゲ−トインバ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63209214A JPS63209214A (ja) | 1988-08-30 |
| JPH0691444B2 true JPH0691444B2 (ja) | 1994-11-14 |
Family
ID=12619371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62041837A Expired - Lifetime JPH0691444B2 (ja) | 1987-02-25 | 1987-02-25 | 相補形絶縁ゲ−トインバ−タ |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US4914326A (ja) |
| JP (1) | JPH0691444B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0691444B2 (ja) * | 1987-02-25 | 1994-11-14 | 三菱電機株式会社 | 相補形絶縁ゲ−トインバ−タ |
| JP2946663B2 (ja) * | 1990-07-10 | 1999-09-06 | 住友電気工業株式会社 | 発光素子駆動用半導体装置 |
| JPH0555905A (ja) * | 1991-08-27 | 1993-03-05 | Nec Corp | Ｃｍｏｓ論理ゲート |
| JP2824706B2 (ja) * | 1991-09-27 | 1998-11-18 | 三菱電機株式会社 | 電流源回路およびその動作方法 |
| US5477184A (en) * | 1992-04-15 | 1995-12-19 | Sanyo Electric Co., Ltd. | Fet switching circuit for switching between a high power transmitting signal and a lower power receiving signal |
| US5452324A (en) * | 1992-09-23 | 1995-09-19 | Texas Instruments Incorporated | Packet data recovery system |
| JPH0758207A (ja) * | 1993-08-20 | 1995-03-03 | Fujitsu Ltd | データ保持タイミング調整回路及びこれを含む半導体集積回路 |
| US5614856A (en) * | 1996-03-11 | 1997-03-25 | Micron Technology, Inc. | Waveshaping circuit generating two rising slopes for a sense amplifier pulldown device |
| JP3714762B2 (ja) * | 1997-03-19 | 2005-11-09 | 富士通株式会社 | 遅延回路および半導体記憶装置 |
| US7576568B1 (en) * | 1997-09-26 | 2009-08-18 | Texas Instruments Incorporated | Self-selecting precharged domino logic circuit |
| US6307417B1 (en) | 1999-08-24 | 2001-10-23 | Robert J. Proebsting | Integrated circuit output buffers having reduced power consumption requirements and methods of operating same |
| US6377097B1 (en) * | 2000-03-13 | 2002-04-23 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Method and apparatus for reducing the vulnerability of latches to single event upsets |
| US6549042B2 (en) | 2000-06-23 | 2003-04-15 | Integrated Device Technology, Inc. | Complementary data line driver circuits with conditional charge recycling capability that may be used in random access and content addressable memory devices and method of operating same |
| US6433602B1 (en) * | 2000-08-30 | 2002-08-13 | Lattice Semiconductor Corp. | High speed Schmitt Trigger with low supply voltage |
| US6865093B2 (en) * | 2003-05-27 | 2005-03-08 | Power Integrations, Inc. | Electronic circuit control element with tap element |
| JP4583042B2 (ja) * | 2004-02-13 | 2010-11-17 | 凸版印刷株式会社 | Ｄｌｌ回路 |
| JP4558347B2 (ja) * | 2004-02-27 | 2010-10-06 | 凸版印刷株式会社 | Ｄｌｌ回路 |
| US7002398B2 (en) | 2004-07-08 | 2006-02-21 | Power Integrations, Inc. | Method and apparatus for controlling a circuit with a high voltage sense device |
| US9571076B2 (en) * | 2014-10-14 | 2017-02-14 | Samsung Electronics Co., Ltd. | Bidirectional delay circuit and integrated circuit including the same |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5974721A (ja) * | 1982-10-21 | 1984-04-27 | Toshiba Corp | シユミツト・トリガ回路 |
| JPS5996937U (ja) * | 1982-12-20 | 1984-06-30 | 日本電気株式会社 | シユミツト・トリガ回路 |
| GB8420651D0 (en) * | 1984-08-14 | 1984-09-19 | British Telecomm | Interface circuit |
| JPS61293016A (ja) * | 1985-06-20 | 1986-12-23 | Nec Corp | 遅延回路 |
| JPH0691444B2 (ja) * | 1987-02-25 | 1994-11-14 | 三菱電機株式会社 | 相補形絶縁ゲ−トインバ−タ |
-
1987
- 1987-02-25 JP JP62041837A patent/JPH0691444B2/ja not_active Expired - Lifetime
-
1988
- 1988-02-12 US US07/155,541 patent/US4914326A/en not_active Expired - Fee Related
-
1989
- 1989-12-29 US US07/459,238 patent/US5063313A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4914326A (en) | 1990-04-03 |
| JPS63209214A (ja) | 1988-08-30 |
| US5063313A (en) | 1991-11-05 |
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